CPU设计入门：拆解一个12条MIPS指令的多周期Verilog实现（附完整代码）

CPU设计入门：从零构建12条MIPS指令的多周期Verilog实现

第一次看到CPU的Verilog代码时，那种既熟悉又陌生的感觉至今难忘。熟悉的是代码语法，陌生的是这些代码竟然能变成真实的计算逻辑。本文将带你用工程师的视角，从晶体管到指令集，一步步拆解这个支持12条MIPS指令的多周期CPU实现。不同于教科书上的理论讲解，我们会聚焦在三个核心问题上：状态机如何驱动指令流水？数据通路如何像高速公路般传输信号？控制信号又如何像交通灯般协调整个系统？

1. 多周期CPU的设计哲学

1.1 时钟周期的艺术

在多周期设计中，最精妙之处在于将指令执行分解为多个等长的时钟周期。这就像把一顿大餐分成前菜、主菜和甜点，每个阶段专注做好一件事：

• 取指(IF)：从指令存储器中抓取指令，PC值+4（除非遇到跳转）
• 译码(ID)：拆解指令字段，读取寄存器值，生成控制信号
• 执行(EXE)：ALU进行算术逻辑运算，计算内存地址或分支目标
• 访存(MEM)：加载或存储数据到内存
• 写回(WB)：将结果写回寄存器文件

// 典型的状态机定义 parameter [2:0] IF=3'b000, // 取指 ID=3'b001, // 译码 EXE1=3'b110, // 算术指令执行 EXE2=3'b101, // 分支指令执行 EXE3=3'b010, // 访存指令执行 MEM=3'b011, // 内存访问 WB1=3'b111, // 算术指令写回 WB2=3'b100; // 加载指令写回

1.2 MIPS指令的精简之美

我们实现的12条指令覆盖了MIPS最核心的三种格式：

设计提示：MIPS指令的规整格式让译码变得异常简单，opcode字段直接决定了指令类型，而func字段则进一步指定R型指令的具体操作。

2. 数据通路的构建之道

2.1 寄存器文件的智能设计

寄存器文件是CPU的短期记忆中枢，我们的实现有几个巧妙之处：

module RegisterFile( input WB_clk, RegWr, input [4:0] Ra, Rb, Rc, input [31:0] busW, output reg [31:0] busA, busB ); reg [31:0] RegMem [31:0]; // 32个32位寄存器 always @(posedge WB_clk) begin if(RegWr) begin if(RegDst) RegMem[Rc] <= busW; // R型指令写rd else RegMem[Rb] <= busW; // I型指令写rt end end endmodule

• 双端口读取：在译码阶段同时读取rs和rt寄存器
• 单端口写入：在写回阶段根据RegDst选择写入rd或rt
• 数据旁路：通过busW接收来自ALU或内存的数据

2.2 ALU的灵活配置

ALU32模块就像CPU的数学大脑，支持7种运算模式：

case(ALUctr) 3'b000: {carryout,out} = in0 + in1; // addu 3'b001: out = in0 + in1; // add (检查溢出) 3'b010: out = in0 | in1; // or 3'b100: {carryout,out} = in0 - in1; // subu // ...其他操作 endcase

特别值得注意的是ALUctr控制信号的生成逻辑，它需要同时处理R型指令的func字段和I型指令的opcode字段：

// R型指令的ALU控制 ALUctr[2] = (~func[2]) & func[1]; ALUctr[1] = func[3] & (~func[2]) & func[1]; ALUctr[0] = ((~func[3])&(~func[2])&(~func[1])&(~func[0])) | ((~func[2])&func[1]&(~func[0])); // I型指令的ALU控制 ALUctr[2] = ~Opcode[5]&~Opcode[4]&~Opcode[3]&Opcode[2]&~Opcode[1]&~Opcode[0]; // beq ALUctr[1] = ~Opcode[5]&~Opcode[4]&Opcode[3]&Opcode[2]&~Opcode[1]&Opcode[0]; // ori

3. 控制单元的智能决策

3.1 有限状态机的节奏掌控

ControlUnit.v是整个设计的中枢神经系统，其状态转换逻辑决定了指令执行的流程：

graph LR IF --> ID ID --> EXE1[R型] ID --> EXE2[beq] ID --> EXE3[lw/sw] EXE1 --> WB1 EXE2 --> IF EXE3 --> MEM MEM --> WB2[lw] MEM --> IF[sw] WB1 --> IF WB2 --> IF

实际实现中，我们为每个状态分配了独特的时钟信号（IF_clk、ID_clk等），这些信号像交响乐指挥一样协调各个模块的工作节奏。

3.2 控制信号的生成艺术

控制信号根据指令类型和当前状态动态生成，主要包含：

• Branch/Jump：处理流程控制
• RegDst：选择目标寄存器(rt/rd)
• ALUSrc：选择ALU第二操作数(寄存器/立即数)
• MemtoReg：选择写回数据源(ALU/内存)
• RegWr/MemWr：写使能信号

always@(state) begin if(Opcode==R_type) begin RegDst <= 1; // 写rd寄存器 ALUSrc <= 0; // 使用寄存器值 MemorReg <= 0; // ALU结果写回 end else if(Opcode==lw) begin RegDst <= 0; // 写rt寄存器 ALUSrc <= 1; // 使用立即数 MemorReg <= 1; // 内存数据写回 end // 其他指令处理... end

4. 关键模块的协同作战

4.1 指令执行的完整旅程

让我们跟踪一条add指令的生命周期：

1. IF阶段：PC指向指令地址，InstructionMem取出32位指令
2. ID阶段：
   • 拆解出opcode=000000，func=100000
   • 读取rs和rt寄存器的值
   • 生成RegDst=1, ALUSrc=0等控制信号
3. EXE1阶段：ALU执行加法运算
4. WB1阶段：结果写回rd寄存器

4.2 内存访问的精细控制

DataMem模块展现了如何精确控制内存访问：

module DataMem( input MEM_clk, WrEn, input [31:0] Adr, DataIn, output reg [31:0] DataOut ); reg [31:0] memory[0:31]; // 32字内存 always@ (posedge MEM_clk) begin if(WrEn==0) DataOut = memory[Adr]; // 加载操作 else memory[Adr] = DataIn; // 存储操作 end endmodule

这里有几个设计细节值得注意：

• 内存地址需要按字对齐（Adr[31:2]）
• 存储操作在MEM_clk上升沿触发
• 加载操作立即输出数据，不消耗时钟周期

4.3 PC计算的三种模式

PCctr模块展示了程序计数器处理的三种情况：

always @(*) begin if(Jump) pc_out = {pc_in[31:28],imm[25:0],2'b0}; // 跳转指令 else if(Branch&&Zero) pc_out = pc_in + {{14{imm[15]}},imm[15:0],2'b0}; // 条件分支 else if(PCWre) pc_out = pc_in + 4; // 普通指令 end

特别值得注意的是符号扩展的技巧：{{14{imm[15]}},imm[15:0],2'b0}这个表达式实现了16位立即数的符号扩展和左移两位（相当于乘以4）。

5. 调试与验证技巧

5.1 测试平台的构建

仿真测试是验证CPU正确性的关键。我们的测试平台包含：

module MultiCycleCPU_test; reg CLK; wire [5:0] Opcode; wire [31:0] ALU_result, PC_out; MultiCycleCPU cpu32(.CLK(CLK), .Opcode(Opcode), .ALU_result(ALU_result), .PC_out(PC_out)); initial begin CLK = 0; forever #1 CLK = ~CLK; // 2ps时钟周期 end endmodule

5.2 指令序列的设计

测试程序中精心安排了各种指令组合：

initial begin memory[0] = 32'b000000_00111_00010_00010_00000_100000; // add $2,$7,$2 memory[1] = 32'b000000_00010_00111_00100_00000_100011; // subu $4,$2,$7 memory[2] = 32'b000100_00001_00010_0000000000000001; // beq $1,$2,1 memory[3] = 32'b000010_00000_00000_00000_00000_111111; // jump 0x3FC end

5.3 信号观察技巧

在ModelSim等仿真工具中，这些信号最值得关注：

• state_out：查看当前处于哪个状态
• PC_out：跟踪指令执行流程
• ALU_result：验证计算是否正确
• RegMem[2]：监视特定寄存器的变化

调试心得：当遇到问题时，首先检查控制信号是否在正确的状态生成，然后追溯数据通路的每个环节，就像排查水管漏水一样逐段检查。

6. 性能优化与扩展思路

虽然这个实现已经功能完整，但仍有改进空间：

6.1 关键路径优化

通过分析时序，可以识别出限制时钟频率的关键路径。常见优化方法包括：

• 插入流水线寄存器
• 重新平衡组合逻辑
• 采用更快的加法器结构

6.2 指令集扩展

增加新指令需要：

1. 在ControlUnit中添加opcode解码
2. 扩展ALU功能（如添加and/xor运算）
3. 更新状态转换逻辑

6.3 异常处理机制

初步的中断支持可通过以下方式实现：

• 添加异常程序计数器(EPC)寄存器
• 设计简单的中断控制器
• 扩展状态机处理异常状态

// 简单的异常处理扩展 if(exception) begin EPC <= PC_out; state <= EXCEPTION; PC_out <= 32'h80000000; end

7. 从仿真到现实的思考

当第一次在FPGA上看到这个CPU运行实际程序时，那种成就感无与伦比。但仿真与现实之间仍有一些差距需要注意：

• 时序约束：实际硬件需要正确定义时钟关系
• 初始化问题：寄存器需要明确的复位状态
• 信号完整性：长路径信号可能需要缓冲

这个12条指令的CPU虽然简单，但已经包含了现代处理器的所有核心概念。通过调整内存大小和添加指令，它完全可以进化成一个实用的嵌入式处理器内核。