Vivado里SelectIO的LVDS参数怎么设？手把手教你搞定7系列和UltraScale的电压匹配与终端电阻
Vivado中LVDS接口配置实战：7系列与UltraScale的电压匹配与终端电阻详解
在FPGA的高速接口设计中，LVDS（低压差分信号）因其出色的抗干扰能力和低功耗特性，成为跨板卡信号传输的首选方案。但许多工程师在使用Vivado配置SelectIO接口时，常被各种参数选项弄得晕头转向——为什么同样的LVDS标准，7系列和UltraScale的配置方式截然不同？内部终端电阻和外部电阻该如何选择？AC耦合与DC耦合的共模电压处理又有哪些门道？
本文将用真实的工程案例，带你穿透Vivado中那些令人困惑的DIFF_TERM_ADV、OUTPUT_IMPEDANCE等参数背后的硬件逻辑。无论你正在使用经典的7系列还是新一代UltraScale器件，都能找到即查即用的配置方案。
1. LVDS物理层配置的核心原则
1.1 电压匹配的黄金法则
在Xilinx FPGA的SelectIO架构中，Bank电压与LVDS标准电压的匹配关系直接决定了终端电阻的配置方式：
- 输入端口：允许LVDS标准电压（1.8V或2.5V）与Bank电压不匹配
- 输出端口：必须保证LVDS标准电压与Bank电压完全一致
这种差异源于输入缓冲器（IBUFDS）和输出缓冲器（OBUFDS）的内部结构差异。输入缓冲器通常设计为宽电压范围接收，而输出缓冲器则需要精确的电压匹配才能保证驱动能力。
1.2 终端电阻配置逻辑
根据电压匹配状态，终端电阻的配置遵循以下规则：
| 电压匹配状态 | 终端电阻配置方案 |
|---|---|
| Bank电压=LVDS标准电压 | 可选用内部100Ω或外部100Ω电阻 |
| Bank电压≠LVDS标准电压 | 必须使用外部100Ω电阻 |
在实际项目中，我们更推荐Bank电压与LVDS标准电压保持一致的方案。这样既可以利用FPGA内部的终端电阻节省PCB空间，又能避免因电压不匹配导致的信号完整性问题。
2. 7系列FPGA的LVDS配置实战
2.1 关键参数解析
打开Vivado的I/O Ports界面，7系列FPGA的LVDS配置主要涉及以下参数：
set_property DIFF_TERM TRUE [get_ports {lvds_data_p}] set_property IN_TERM UNTUNED_50 [get_ports {lvds_data_p}]- DIFF_TERM：启用内部100Ω差分终端电阻
- IN_TERM：输入串联电阻（40Ω/50Ω/60Ω），相当于HP Bank的DCI功能
注意：7系列中的
OFF-CHIP TERMINATION仅用于SSN和功耗分析，不会影响实际电路行为。
2.2 AC耦合的特殊处理
当采用AC耦合（通过电容连接）时，7系列FPGA必须注意：
- 必须外部提供共模电压（通常为1/2 VCCO）
- 需要在PCB上添加上下拉电阻网络
- 典型电路配置如下：
LVDS驱动端 ----||----/\/\/---- VCM 100nF 50Ω这种设计是因为7系列缺乏内部共模电压生成电路（DQS_BIAS功能），所有偏置必须依靠外部电路实现。
3. UltraScale/UltraScale+的进阶配置
3.1 架构改进与参数变化
相比7系列，UltraScale架构在SelectIO上做了重大升级：
- 移除了
IN_TERM参数 - 新增
OUTPUT_IMPEDANCE（驱动阻抗匹配） - 新增
ODT（片上终端电阻） - 将
DIFF_TERM升级为DIFF_TERM_ADV
这些变化使得UltraScale的LVDS配置更加灵活但也更复杂。一个典型的约束文件如下：
set_property DIFF_TERM_ADV TERM_100 [get_ports {lvds_rx_p}] set_property OUTPUT_IMPEDANCE 40 [get_ports {lvds_tx_p}] set_property ODT TERM_50 [get_ports {lvds_tx_p}] set_property DQS_BIAS TRUE [get_ports {lvds_rx_p}]3.2 DQS_BIAS的妙用
UltraScale系列引入的DQS_BIAS功能彻底改变了AC耦合的设计方式：
内部偏置模式：
- 启用
DQS_BIAS属性 - 无需外部共模电压电路
- 节省PCB空间和BOM成本
- 启用
外部偏置模式：
- 保持
DQS_BIAS为FALSE - 外部共模电压需满足0.6-1.1V范围
- 通常设置为1/2 VCCO
- 保持
在Vivado 2018.1之前的版本中，DQS_BIAS可以直接在IBUFDS原语中启用；新版本则需要通过单独的属性设置。
4. 常见配置错误与信号完整性诊断
4.1 典型错误案例集锦
根据Xilinx官方论坛的工程师反馈，这些错误最为常见：
电压不匹配导致的输出幅度不足
- 现象：眼图高度不达标
- 原因：输出端口Bank电压与LVDS标准不符
- 解决方案：调整Bank电压或改用匹配的LVDS标准
AC耦合配置错误
- 现象：信号基线漂移
- 错误配置：
# 错误！AC耦合时应禁用EQ_NONE set_property RX_EQUALIZATION EQ_NONE [get_ports {lvds_rx_p}] - 正确配置：
set_property RX_EQUALIZATION LEVEL2 [get_ports {lvds_rx_p}]
终端电阻重复配置
- 现象：信号过阻尼
- 原因：同时启用内部
DIFF_TERM和外部100Ω电阻 - 解决方案：二选一即可
4.2 调试技巧与工具推荐
当遇到信号完整性问题时，可以按照以下步骤排查：
- 检查Vivado生成的XDC约束文件
- 使用IBERT工具进行眼图扫描
- 测量Bank电压实际值
- 用示波器检查共模电压稳定性
对于高速LVDS接口（>1Gbps），建议在PCB布局时：
- 保持差分对严格等长（ΔL<5mil）
- 终端电阻尽量靠近接收端
- 避免过孔带来的阻抗不连续
5. 跨系列移植的注意事项
将设计从7系列迁移到UltraScale时，需要特别注意这些变化：
约束语法转换：
- 将
DIFF_TERM替换为DIFF_TERM_ADV - 移除所有
IN_TERM设置 - 新增
OUTPUT_IMPEDANCE和ODT配置
- 将
共模电路调整：
- 评估是否启用
DQS_BIAS替代外部电路 - 重新计算功耗（内部偏置会增加芯片功耗）
- 评估是否启用
时序约束更新：
- UltraScale的SelectIO延迟特性与7系列不同
- 需要重新进行时序分析
以下是一个迁移前后的配置对比示例：
7系列配置：
set_property DIFF_TERM TRUE [get_ports {data_p}] set_property IN_TERM UNTUNED_50 [get_ports {data_p}]UltraScale等效配置：
set_property DIFF_TERM_ADV TERM_100 [get_ports {data_p}] set_property OUTPUT_IMPEDANCE 50 [get_ports {data_p}] set_property DQS_BIAS TRUE [get_ports {data_p}]在实际项目中，我们曾遇到一个典型案例：某视频处理板卡从Kintex-7升级到UltraScale后，LVDS接口出现随机误码。最终发现是因为设计团队直接复用旧的约束文件，没有正确配置OUTPUT_IMPEDANCE，导致驱动能力不足。调整阻抗值从默认40Ω降到34Ω后，问题完全解决。