当前位置：首页 > news >正文

从零构建SPI通信系统：FPGA Verilog实现与仿真验证全流程

news 2026/4/25 11:39:39

1. SPI通信协议基础与FPGA实现价值

SPI（Serial Peripheral Interface）作为嵌入式系统中最常用的短距离通信协议之一，其高速、全双工的特性使其在传感器、存储设备等外设连接中占据重要地位。与UART和I2C相比，SPI的最大优势在于其通信速率可轻松达到数十MHz，特别适合需要高速数据传输的场景。我在多个工业传感器项目中实测发现，SPI接口的稳定传输速率通常是I2C的5-10倍。

FPGA实现SPI接口的核心价值在于可定制化。商用MCU虽然通常内置SPI控制器，但其工作模式、时钟特性等参数往往固定。去年我在开发一款高精度ADC采集系统时，就遇到MCU内置SPI时钟相位与ADC芯片要求不匹配的问题。使用FPGA实现SPI接口后，可以：

自由配置时钟极性和相位（CPOL/CPHA）
动态调整通信速率
实现多从机菊花链等特殊拓扑
添加自定义的错误检测和重传机制

Verilog作为硬件描述语言，其并行处理特性与SPI协议的时序要求完美契合。通过状态机控制，我们可以精确到纳秒级的时间精度来生成SCK时钟边沿，这是软件模拟SPI难以企及的优势。下面这个简单的对比表展示了不同实现方式的差异：

特性	MCU硬件SPI	MCU软件模拟	FPGA实现
最高时钟频率	20MHz	1MHz	100MHz+
时序精度	中等	低	极高
参数可配置性	有限	中等	完全可配
多从机支持	基础	困难	灵活
资源占用	专用硬件	CPU占用高	逻辑单元

2. SPI主机模块的Verilog实现细节

2.1 时钟生成与相位控制

SPI主机的核心是精确的时钟生成。在我的实现中，采用系统时钟分频的方式产生SCK信号。这里有个容易踩的坑：直接使用计数器翻转生成的时钟会出现毛刺，更好的做法是使用时钟使能信号配合寄存器输出。以下是经过实际项目验证的时钟生成代码：

// 参数化时钟分频 parameter SYS_CLK = 50_000_000; parameter SPI_CLK = 1_000_000; localparam DIVIDER = SYS_CLK / (2 * SPI_CLK); reg [15:0] clk_counter; reg sck_enable; always @(posedge sys_clk or negedge rst_n) begin if(!rst_n) begin clk_counter <= 0; sck_enable <= 0; end else begin if(clk_counter == DIVIDER-1) begin clk_counter <= 0; sck_enable <= 1; end else begin clk_counter <= clk_counter + 1; sck_enable <= 0; end end end

CPOL和CPHA的配置需要特别注意：当CPHA=1时，第一个时钟边沿就要进行数据采样。我在温度传感器项目中就曾因为错误配置导致数据错位。建议在模块初始化时加入参数检查：

initial begin if(CPHA == 1 && DIVIDER < 2) begin $display("Error: Clock divider too small for CPHA=1"); $finish; end end

2.2 数据传输状态机设计

一个健壮的SPI主机需要清晰的状态控制。我通常采用三段式状态机：空闲状态、传输准备状态和传输状态。在传输状态中，还需要细分位计数和时钟边沿检测。以下是状态机的核心部分：

typedef enum { IDLE, PREPARE, TRANSMIT } spi_state_t; spi_state_t current_state; reg [3:0] bit_counter; reg [7:0] shift_reg; always @(posedge sys_clk or negedge rst_n) begin if(!rst_n) begin current_state <= IDLE; bit_counter <= 0; shift_reg <= 0; end else begin case(current_state) IDLE: if(tx_req) begin shift_reg <= tx_data; current_state <= PREPARE; end PREPARE: begin cs_n <= 0; current_state <= TRANSMIT; end TRANSMIT: if(sck_enable) begin if(bit_counter == 8) begin bit_counter <= 0; current_state <= IDLE; cs_n <= 1; end else begin mosi <= shift_reg[7]; shift_reg <= {shift_reg[6:0], 1'b0}; bit_counter <= bit_counter + 1; end end endcase end end

实际项目中，我还会添加超时检测和错误重传机制。特别是在工业环境中，电磁干扰可能导致通信异常，加入这些保护措施能显著提高系统可靠性。

3. SPI从机模块的实现技巧

3.1 时钟域同步处理

从机设计最大的挑战是跨时钟域同步。SCK由主机产生，与从机的系统时钟不同步，直接采样会导致亚稳态。我的解决方案是三级寄存器同步链配合边沿检测：

// 时钟同步链 reg [2:0] sck_sync; reg [2:0] cs_sync; always @(posedge sys_clk) begin sck_sync <= {sck_sync[1:0], spi_sck}; cs_sync <= {cs_sync[1:0], spi_cs_n}; end // 边沿检测 wire sck_rising = (sck_sync[2:1] == 2'b01); wire sck_falling = (sck_sync[2:1] == 2'b10); wire cs_active = ~cs_sync[1];

在ADC数据采集项目中，这种同步方法成功将误码率从最初的10^-4降低到10^-8以下。对于高速SPI（>10MHz），建议额外添加时序约束：

set_max_delay -from [get_pins spi_sck] -to [get_pins sck_sync_reg[0]/D] 2.0

3.2 数据采样策略

根据CPHA的不同，数据采样时机有显著差异。我的经验是使用多路选择器动态选择采样边沿：

wire sample_edge = (CPHA == 0) ? (CPOL ? sck_falling : sck_rising) : (CPOL ? sck_rising : sck_falling); wire shift_edge = (CPHA == 0) ? (CPOL ? sck_rising : sck_falling) : (CPOL ? sck_falling : sck_rising);

在实现温度传感器接口时，我发现某些型号的传感器在模式3（CPOL=1,CPHA=1）下工作时，第一个数据位需要特殊处理。这提醒我们：从机实现必须严格遵循器件手册的时序要求。

4. 仿真验证与实战调试

4.1 自动化测试平台搭建

完善的仿真环境能节省大量调试时间。我习惯将测试用例分为三类：基础功能测试、边界条件测试和异常场景测试。以下是一个典型的测试框架：

module spi_tb; // 初始化 initial begin // 基础功能测试 test_case(8'h55, 0, 0); test_case(8'hAA, 0, 1); // 边界测试 test_case(8'h00, 1, 1); test_case(8'hFF, 1, 0); // 随机测试 repeat(10) begin test_case($random, $random%2, $random%2); end end task test_case(input [7:0] data, input cpol, input cpha); // 配置参数 // 发送数据 // 检查结果 $display("Test %h CPOL=%d CPHA=%d %s", data, cpol, cpha, pass ? "PASS" : "FAIL"); endtask endmodule

在最近的项目中，我加入了覆盖率收集功能，确保所有状态和分支都被测试到：

covergroup spi_cg @(posedge sys_clk); cp_cpol: coverpoint cpol; cp_cpha: coverpoint cpha; cp_state: coverpoint state { bins idle = {IDLE}; bins prepare = {PREPARE}; bins transmit = {TRANSMIT}; } endgroup