用FPGA驱动ADC128S022采集正弦波：一个完整的SPI时序与Verilog代码实战

用FPGA驱动ADC128S022采集正弦波：从SPI时序到FFT分析的完整实现

在工业振动监测和音频信号处理领域，精确采集模拟信号是数字处理的第一步。当我们面对一个50Hz-5kHz的正弦波信号时，如何用FPGA搭建从模数转换到频谱分析的完整链路？本文将以ADC128S022为例，拆解SPI接口的Verilog实现细节，包括时钟域切换、数据对齐技巧，以及如何将采集数据无缝对接FFT模块。

1. 项目需求分析与硬件选型

假设我们需要监测某旋转机械的振动频率，传感器输出为0-3.3V的正弦波信号。选择ADC128S022主要基于三个考量：

• 8通道输入：支持多测点同步监测
• 12位分辨率：对应0.8mV/LSB的电压精度
• SPI接口：与FPGA的兼容性最佳

关键参数计算示例：

// 输入电压与数字量换算关系 voltage = (raw_data / 4095.0) * Vref // Vref通常为3.3V

注意：实际电路需在ADC前端配置抗混叠滤波器，截止频率应低于采样率的1/2

2. SPI接口的时序实现要点

2.1 时钟分频策略

ADC128S022要求SCLK在0.8-3.2MHz之间。以50MHz系统时钟为例，分频参数计算如下：

实现代码片段：

always @(posedge Clk) begin if(DIV_CNT == DIV_PARAM-1) begin SCLK2X <= 1'b1; // 2倍SCLK的使能信号 DIV_CNT <= 0; end else begin DIV_CNT <= DIV_CNT + 1; end end

2.2 严格时序控制

根据芯片手册要求，必须确保：

• DIN数据在SCLK下降沿前稳定
• DOUT数据在SCLK上升沿采样

状态机关键节点：

case(SCLK_GEN_CNT) 6'd5: begin // 通道选择位2 ADC_SCLK <= 1'b0; ADC_DIN <= r_Channel[2]; end 6'd10: begin // 采样DOUT ADC_SCLK <= 1'b1; r_data <= {r_data[10:0], ADC_DOUT}; end endcase

3. 数据采集与缓存设计

3.1 帧结构解析

单次转换包含16个SCLK周期：

• 前3位：无效位
• 中间3位：通道选择
• 后12位：转换结果

数据流示意图：

CS_N: 1___0___________________________1 DIN: ZZ0 | A2 A1 A0 XXX | ZZZZZZZZZZZZ DOUT: ZZZ | ZZZZZZZZZZZZ | D11 D10 ... D0

3.2 双缓冲技术

为避免数据丢失，建议采用乒乓缓存：

reg [11:0] buffer[0:1]; reg buf_wr_sel; always @(posedge Conv_Done) begin buffer[buf_wr_sel] <= Data; buf_wr_sel <= ~buf_wr_sel; end

4. 与FFT模块的协同工作

4.1 采样率匹配

假设需要分析1kHz以下频率成分：

• 采样率至少2kHz（奈奎斯特准则）
• 推荐配置：SCLK=1.6MHz，采样间隔1ms

4.2 数据预处理

FFT前需进行窗函数处理：

// 汉宁窗系数应用 for(i=0; i<1024; i=i+1) begin fft_in[i] = buffer[i] * (0.5 - 0.5*cos(2*PI*i/1023)); end

调试中发现，接地噪声会导致FFT频谱出现50Hz谐波。通过以下改进显著提升信噪比：

1. 在ADC电源引脚增加10μF钽电容
2. 使用屏蔽双绞线传输模拟信号
3. 在FPGA代码中添加数字均值滤波

// 滑动平均滤波实现 reg [11:0] moving_avg; always @(posedge Clk) begin moving_avg <= (moving_avg * 15 + Data) / 16; end