AXI pSRAM设计及SoC集成验证

今年AI眼镜彻底火了。小米、Meta、雷鸟轮番上新，智能手表更是卷到能跑端侧大模型。但有一个痛点始终没解决——续航。很多工程师把算力、屏幕、蓝牙的功耗抠到极致，最后发现DDR/LPDDR才是那个"电老虎"。自刷新电流动辄几毫安，深度睡眠唤醒还要重新训练PHY，一天两充是常态。

pSRAM这时候就站出来了。

它的待机功耗能做到1.8μA，比传统DRAM低近90%。芯原在给AR眼镜做方案时，干脆用PSRAM替代DDR，把芯片面积缩小一半，整机功耗压到50毫瓦以下。炬芯的ATS3085C直接访问高速OPI PSRAM，驱动466×466分辨率60Hz刷新，BR+BLE双连接功耗还不到150μA。思澈科技给手表、AI眼镜做的SF32LB系列，也是内置SRAM合封PSRAM，蓝牙1秒间隔连接平均功耗不到10μA。

说白了，想在智能穿戴、AIoT、低功耗边缘设备里做SoC，不懂pSRAM设计根本玩不转。但pSRAM不是简单挂个总线就行——AXI接口怎么接？HyperBus时序怎么控？读写Transaction怎么Arbitrate？True Continuous Read怎么实现？Loopback、Split Write、Variable Latency这些特性在Controller里怎么落地？再到SoC集成时的AXI总线连接、Padring、ClockGen与DelayLine，每一步都是坑。

所以我们做了这门课。

从pSRAM协议底层讲起，把接口信号、传输事务、时序要求掰开了揉碎了讲。然后进入Controller四大模块的实战设计：AXI Interface Controller做多级sync/async FIFO、读写Transaction Arbiter；Main Controller里把AXI Queue管理、HyperBus接口控制、Transaction Flow状态机、Emulated Wrap、True Continuous Read全过一遍；Memory Interface Controller写透Write/Read Operation、Address Map、RXFIFO；最后Register Controller把配置接口和状态寄存器补齐。

验证环节也不含糊。从寄存器通路、AXI Memory通路到Basic Function，Basic Write&Read、Error Response、Outstanding Transaction、Split Write/Read with MAXLEN、Emulated Wrap、True Continuous Read、Device Variable Latency，全部覆盖。最后Device Model集成进SoC，跑通AXI总线连接、Padring、ClockGen与DelayLine，完整走一遍从RTL到集成的全流程。

这课适合谁？正在做低功耗AI SoC的芯片设计工程师、想从DDR Controller转pSRAM方向的验证工程师、或者准备往智能眼镜/手表/AIoT赛道跳槽的朋友。34个课时，从协议到设计到验证到集成，手把手带你搭一套能跑的AXI PSRAM Controller。

早鸟价已经开了，优惠力度不小。低功耗AI SoC的风口就这几年，pSRAM这门手艺，早晚得补上。现在上车，正好。

AXI PSRAM设计实战及SoC集成验证

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