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AXI-FULL信号太多看不懂？这篇帮你划重点：FPGA开发中真正要关心的5个核心信号与3个固定值

news 2026/4/28 21:26:41

AXI-FULL信号太多看不懂？这篇帮你划重点：FPGA开发中真正要关心的5个核心信号与3个固定值

刚接触AXI-FULL协议时，面对几十个信号线，很多工程师的第一反应都是头皮发麻。AW前缀、AR前缀、W前缀、B前缀、R前缀...每个通道动辄十几个信号，再加上各种配置参数，简直让人无从下手。但实际情况是，在FPGA开发中，我们真正需要关注的信号其实并不多——这篇文章就是要帮你从繁杂的AXI-FULL协议中抽丝剥茧，找出那些真正影响功能实现的关键信号。

1. 为什么AXI-FULL信号这么多却不用全记？

ARM设计AXI协议时考虑的是通用性和扩展性，所以加入了大量用于特殊场景的信号。但在FPGA开发中，80%的项目只需要用到20%的信号。理解这一点，就能大大减轻学习负担。

AXI-FULL协议中那些"可有可无"的信号主要分为三类：

ARM专用信号：如AWQOS（服务质量）、AWREGION（区域标识），这些是为ARM处理器设计的
高级功能信号：如AWLOCK（锁定传输）、AWCACHE（缓存控制），用于复杂系统
历史兼容信号：如WID（写ID），主要是为了兼容老版本AXI3

FPGA开发者完全可以把这些信号设为固定值，把精力集中在真正影响数据传输的核心信号上。

2. 必须掌握的5个核心信号

2.1 地址通道关键信号

无论是读还是写操作，地址通道都有两个绝对不能忽略的信号：

AWADDR/ARADDR（写/读地址）
- 突发传输的起始地址
- 位宽由系统设计决定（通常32位或64位）
- 必须对齐到AWSIZE/ARSIZE指定的边界
AWVALID/ARVALID与AWREADY/ARREADY（握手信号）
- VALID由主机驱动，表示地址信息有效
- READY由从机驱动，表示可以接收地址
- 只有VALID和READY同时为高时，地址传输才完成

// 典型的地址通道握手时序 always @(posedge clk) begin if (awvalid && awready) begin // 地址传输成功 stored_addr <= awaddr; end end

2.2 数据通道关键信号

数据通道的核心信号根据读写方向有所不同：

写数据通道：

WDATA：实际写入的数据
WVALID/WREADY：数据握手信号
WLAST：突发传输的最后一个数据标志

读数据通道：

RDATA：读取的数据
RVALID/RREADY：数据握手信号
RLAST：突发传输结束标志

提示：WLAST和RLAST在突发传输中至关重要，缺少它们会导致从机无法正确判断传输结束。

2.3 响应通道关键信号

响应通道虽然简单，但有一个信号必须检查：

BRESP/RRESP：传输状态指示
- 00（OKAY）：传输成功
- 01（EXOKAY）：独占访问成功
- 10（SLVERR）：从机错误
- 11（DECERR）：解码错误

3. 可以设为固定值的3类信号

3.1 突发类型信号

大多数FPGA应用只需要一种突发类型：

信号	推荐值	含义
AWBURST	2'b01	增量突发（INCR）
ARBURST	2'b01	增量突发（INCR）

固定为增量突发的原因是：

简单直观，地址自动递增
适合连续内存访问
与大多数IP核行为一致

3.2 缓存与保护信号

这些信号在FPGA中通常不需要配置：

信号	固定值	原因
AWCACHE	4'b0000	FPGA通常不需要缓存控制
ARCACHE	4'b0000	同上
AWPROT	3'b000	普通非特权数据访问
ARPROT	3'b000	同上

3.3 高级功能信号

以下信号在基础应用中可以直接忽略：

信号	固定值	说明
AWLOCK	1'b0	普通访问
ARLOCK	1'b0	同上
AWQOS	4'b0000	服务质量默认
ARQOS	4'b0000	同上
AWREGION	4'b0000	不使用区域功能
ARREGION	4'b0000	同上

4. 实战：一个精简的AXI-FULL接口设计

理解了核心信号后，我们可以设计一个极简的AXI-FULL接口：

module axi_lite_to_axi_full ( input wire clk, input wire resetn, // 精简的AXI-FULL主接口 output reg [31:0] awaddr, output reg awvalid, input wire awready, output reg [31:0] wdata, output reg wvalid, input wire wready, output reg wlast, input wire [1:0] bresp, input wire bvalid, output reg bready, // 本地简易接口 input wire [31:0] local_addr, input wire [31:0] local_data, input wire local_write, input wire local_read ); // 状态机控制核心信号 always @(posedge clk or negedge resetn) begin if (!resetn) begin awvalid <= 1'b0; wvalid <= 1'b0; bready <= 1'b1; end else begin // 写地址通道 if (local_write && !awvalid) begin awaddr <= local_addr; awvalid <= 1'b1; end else if (awvalid && awready) begin awvalid <= 1'b0; end // 写数据通道 if (local_write && !wvalid) begin wdata <= local_data; wvalid <= 1'b1; wlast <= 1'b1; // 单次传输，WLAST直接置1 end else if (wvalid && wready) begin wvalid <= 1'b0; end end end // 固定不变的信号 assign awburst = 2'b01; // INCR突发 assign awsize = 3'b010; // 32位传输 assign awcache = 4'b0000; assign awprot = 3'b000; assign awlock = 1'b0; assign awqos = 4'b0000; assign awregion = 4'b0000; assign awid = 4'b0; // 不使用ID功能 endmodule

这个设计展示了：