Zynq PS串口不够用？手把手教你用Vivado在PL侧扩展8路UARTLite（附环路测试技巧）
Zynq PS串口不够用？手把手教你用Vivado在PL侧扩展8路UARTLite（附环路测试技巧）
嵌入式工程师们对Zynq系列芯片的PS侧串口资源限制应该深有体会——默认仅提供两路UART接口，这在需要连接多个串口设备的工业控制、物联网网关等场景中显得捉襟见肘。去年我在开发一个智能农业监测系统时就遇到了这个痛点：需要同时接入土壤传感器、气象站、灌溉控制器等7个串口设备。经过多次实践验证，通过PL侧扩展AXI UARTLite IP的方案不仅稳定可靠，还能灵活满足多串口需求。本文将分享从Vivado工程配置到硬件验证的完整流程，特别是环路测试这一关键调试技巧。
1. 多串口方案选型与设计考量
1.1 PS侧限制与PL侧扩展优势
Zynq芯片的PS侧通常只提供两个UART控制器（UART0和UART1），这在大多数实际项目中远远不够。PL侧扩展方案具有以下明显优势：
- 数量灵活：可根据需求添加4/8/16甚至更多串口
- 资源可控：每个UARTLite IP仅占用约800个LUT
- 布线自由：可通过EMIO或PL引脚自由分配物理接口
// 典型PS侧UART资源定义（zynq-7000） ps7_uart_0: serial@e0000000 { compatible = "xlnx,xuartps"; reg = <0xe0000000 0x1000>; interrupts = <0 27 4>; clocks = <&clkc 23>, <&clkc 40>; clock-names = "uart_clk", "pclk"; };1.2 UARTLite vs UART16550核心对比
选择IP核时需要权衡资源占用与功能需求：
| 特性 | AXI UARTLite | AXI UART16550 |
|---|---|---|
| 波特率调整 | 需修改Vivado工程 | 支持运行时软件配置 |
| FIFO深度 | 无 | 16/64/128字节可选 |
| 中断占用 | 每路独立中断 | 可共享中断 |
| LUT资源消耗 | ~800 | ~1500 |
| 典型应用场景 | 低速设备(≤115200bps) | 高速通信(≥921600bps) |
提示：对于需要频繁修改波特率的场景，建议考虑UART16550方案，尽管它会消耗更多PL资源。
2. Vivado工程实战配置
2.1 Block Design核心搭建
- 创建Zynq Processing System IP并启用至少两个AXI GP端口
- 从IP Catalog添加AXI UARTLite IP（数量根据需求）
- 使用AXI Interconnect连接PS与UARTLite IP
关键配置参数：
- 设置统一的时钟域（通常使用FCLK_CLK0）
- 分配适当的地址空间（建议按顺序排列）
- 启用所有中断信号并连接至PS中断控制器
# 示例TCL脚本批量添加8个UARTLite for {set i 0} {$i < 8} {incr i} { create_bd_cell -type ip -vlnv xilinx.com:ip:axi_uartlite:2.0 axi_uartlite_$i set_property -dict [list CONFIG.C_BAUDRATE {115200}] [get_bd_cells axi_uartlite_$i] }2.2 物理引脚约束技巧
在XDC文件中为每个UART分配引脚时，建议：
- 将相邻UART的TX/RX信号分配到同个Bank
- 保持信号走线长度差异≤5mm以减少时序偏差
- 为高速信号(≥1Mbps)添加IOBUF和终端电阻
## 示例引脚约束 set_property PACKAGE_PIN F12 [get_ports uart0_txd] set_property IOSTANDARD LVCMOS33 [get_ports uart0_*] set_property SLEW SLOW [get_ports uart0_txd] set_property DRIVE 8 [get_ports uart0_txd]3. 环路测试的硬件实现
3.1 顶层文件短接方案
在Verilog顶层模块中直接短接TX/RX是最可靠的测试方法：
module system_top( input [7:0] uart_rxd, output [7:0] uart_txd ); // 环路测试核心代码 assign uart_rxd[0] = uart_txd[0]; // UART0自环 assign uart_rxd[1] = uart_txd[1]; // UART1自环 // ...其余6路相同配置 endmodule3.2 测试流程与结果验证
- 生成比特流并导出硬件到SDK/Vitis
- 使用minicom或自定义测试程序发送测试数据
- 验证回环数据的完整性和正确性
常见问题排查表：
| 现象 | 可能原因 | 解决方案 |
|---|---|---|
| 无返回数据 | 引脚分配错误 | 检查XDC约束文件 |
| 数据错位 | 波特率不匹配 | 确认IP核与软件配置一致 |
| 偶发丢包 | 时序约束不足 | 添加set_max_delay约束 |
| 部分通道失效 | 中断未正确连接 | 检查Block Design连线 |
4. Linux系统集成要点
4.1 设备树关键配置
自动生成的pl.dtsi需要手动优化：
axi_uartlite_0: serial@42c00000 { compatible = "xlnx,xps-uartlite-1.00.a"; current-speed = <115200>; interrupt-parent = <&intc>; interrupts = <0 29 1>; // 注意中断号连续性 port-number = <0>; // 对应ttyUL0设备节点 };注意：port-number属性决定了/dev/ttyULX的编号顺序，必须唯一且连续。
4.2 内核驱动加载验证
通过dmesg检查驱动加载状态：
$ dmesg | grep ttyUL [ 3.452100] xuartlite 42c00000.serial: ttyUL0 at MMIO 0x42c00000 (irq = 29) is a xuartlite [ 3.460245] xuartlite 42c10000.serial: ttyUL1 at MMIO 0x42c10000 (irq = 30) is a xuartlite4.3 多路UART性能优化
当扩展超过8路串口时，建议：
- 使用AXI Interrupt Controller聚合中断
- 调整Linux内核的串口缓冲区大小
- 为高优先级通道分配独立CPU核心处理
// 示例：设置自定义波特率（需内核补丁） struct serial_struct ss; ioctl(fd, TIOCGSERIAL, &ss); ss.custom_divisor = ss.baud_base / 250000; ioctl(fd, TIOCSSERIAL, &ss);在实际项目中，我发现将UARTLite的时钟频率设置为50MHz时，可以稳定支持最高3Mbps的波特率。对于需要更高可靠性的场景，建议在PL侧添加硬件流控逻辑。