LVDS系列47：Xilinx Ultrascale系 ADC LVDS接口参考方法(九)

DETECT子流程：

扫描循环：
当状态进入DETECT时，detect_state置1；
detect_req在进入DETECT时以及每次扫描完成后产生单周期脉冲，触发restart脉冲；
restart脉冲宽度为7个时钟周期（restart_cnt从0到6，然后清零）；
sync_start直接连接到restart，用于启动afe_sync的SYNC状态；
每个restart脉冲期间，各idelay_lane会进行一次延迟值扫描（延时值递增，具体由idelay_lane内部逻辑实现），扫描完成后，sync_done_0~3变为1，也就是前述的afe_sync模块的同步逻辑，每次延时控制模块修改了一次延时后，afe_sync同步逻辑就要完整的工作一遍，工作后给出同步结果，用于延时控制模块判断对于各通道该延时值对于通道数据采样的影响；
detc_over产生：当detc_flag1且所有AFE的sync_done_0~3均为1时，detc_over置1，detc_cnt加1，表示一次延迟修改的同步扫描工作完成；
detc_flag在restart_cnt5’d30（即restart脉冲结束后的下一个周期）时置1，并在所有sync_done_0~3为1后清零；
扫描计数detc_cnt从0开始，每次detc_over后加1，直到511。因此总共扫描512个延迟值（0~511）；

LOCKING子流程：

当detc_over1 && detc_cnt511时，512次扫描结束后，状态进入LOCKING，locking_state置1，开始进行延时结果的判断；
idelay_lane在locking_state=1时，将扫描得到的最佳延迟值value_best通过内部idelaye3_mode_ctrl渐进加载（每次±8tap，每次修改idelaye3的步进不能超过8，这是原语的要求），加载完成后，locking_done置1；
locking_done_clk汇总：所有通道的locking_done信号从125MHz域同步到100MHz域后，按位相与得到locking_done_clk，当所有通道完成锁定时，locking_done_clk变为1；
locking_ok条件：locking_done_clk1且detc_flag1且所有AFE的sync_done_0_{3和sync_ok_0}3均为1时，locking_ok拉高一拍，状态机进入EXIT_PAT，AFE退出测试模式；
locking_err条件：若locking_done_clk==1但sync_ok_0~3不全为1，表示没有全通道同步成功，则locking_err置1，触发afe_soft_rst，状态机返回IDLE，afe芯片也要复位，全流程重新开始；

EXIT_PAT子流程：


与进入测试模式的流程类似，进入状态时，产生exit_pat单周期脉冲；
等待所有AFE的exit_pat_ok_0~3锁存为1（exit_pat_status==4’hf），然后启动exit_pat_delay；
延迟一段时间后，exit_pat_ok置1，状态机进入LOCKED；

LOCKED状态：

sync_ok输出为1，表示系统正常工作；若pwon_init_ok变低，状态机返回IDLE；
在LOCKED状态下，afe_sync同步模块处于WORK模式，输出正常采样数据；

跨时钟域CDC：

从100M跨到4个afe的各自的125M，
从4个afe的125M跨到100M。
本文章由威三学社出品
对课程感兴趣可以私信联系