从AMBA到AXI：聊聊ARM片上总线演进史，以及为什么FPGA设计离不开它

从AMBA到AXI：ARM片上总线如何重塑现代芯片设计范式

在移动计算和嵌入式系统领域，ARM架构的统治地位不仅源于其处理器核心的高效能表现，更得益于其精心设计的片上互连生态系统。当我们审视任何一颗基于ARM的现代SoC芯片时，会发现处理器核与各类外设、加速器之间的高效协作，都依赖于一套被称为AMBA（Advanced Microcontroller Bus Architecture）的总线协议家族。这套协议经历了从APB到AHB再到AXI的演进历程，最终使AXI成为当今异构计算时代的"通用语言"。

1. AMBA总线家族的进化之路

1.1 早期总线协议的局限性

在AMBA标准诞生前的嵌入式系统设计中，芯片内部互连往往采用专有总线协议。这种碎片化局面导致：

• IP核复用困难：不同厂商的IP核需要针对特定总线进行定制
• 性能瓶颈明显：单一总线结构难以满足处理器与外设间日益增长的带宽需求
• 时序收敛挑战：同步设计方法限制了系统时钟频率的提升空间

1996年，ARM推出AMBA 1.0标准，首次定义了**APB（Advanced Peripheral Bus）和ASB（Advanced System Bus）**两种总线层级。这一架构的创新之处在于：

AMBA 1.0总线层级结构： - 高性能系统总线(ASB) : 连接处理器、内存控制器等高速组件 - 低速外设总线(APB) : 挂载UART、GPIO等简单外设 - 桥接器 : 实现高低速总线间的协议转换

1.2 AHB时代的性能突破

1999年发布的AMBA 2.0引入了AHB（Advanced High-performance Bus），带来了多项关键改进：

• 突发传输支持：单次事务可传输多个数据单元
• 分时复用总线：通过仲裁机制支持多主设备共享总线
• 流水线操作：地址相位与数据相位重叠提升吞吐量

典型AHB系统可达到的指标：

1.3 AXI的革命性创新

2003年推出的AMBA 3.0标准中，**AXI（Advanced eXtensible Interface）**协议应运而生，解决了AHB架构的几个根本性限制：

1. 通道分离架构：读写操作使用独立通道，实现真正的全双工通信
2. 乱序执行支持：通过ID标签实现事务乱序完成，提高总线利用率
3. 无阻塞流控：基于VALID/READY的握手机制避免总线阻塞

// 典型的AXI接口信号定义示例 module axi_interface( input wire ACLK, input wire ARESETn, // 写地址通道 input wire [3:0] AWID, input wire [31:0] AWADDR, input wire AWVALID, output wire AWREADY, // 写数据通道 input wire [3:0] WID, input wire [31:0] WDATA, input wire WLAST, input wire WVALID, output wire WREADY, // 其他通道信号... ); endmodule

2. AXI协议的核心设计哲学

2.1 分离通道架构的优势

AXI最显著的特点是采用五通道分离设计：

• 读地址通道：ARADDR, ARVALID, ARREADY等
• 读数据通道：RDATA, RVALID, RREADY, RLAST等
• 写地址通道：AWADDR, AWVALID, AWREADY等
• 写数据通道：WDATA, WVALID, WREADY, WLAST等
• 写响应通道：BRESP, BVALID, BREADY等

这种设计带来的实际效益：

• 读写操作可完全并行进行
• 不同事务的数据传输可重叠执行
• 主从设备均可通过握手机制控制传输节奏

2.2 乱序执行的实现机制

AXI通过引入事务ID标签实现了高级的乱序执行能力：

1. 每个事务在地址通道被分配唯一ID
2. 数据通道和响应通道携带相同ID
3. 从设备可按任意顺序完成不同ID的事务
4. 相同ID的事务保持顺序一致性

注意：虽然AXI支持乱序完成，但实际应用中需谨慎评估其对系统级一致性的影响，必要时需配合适当的屏障(barrier)操作。

2.3 突发传输的灵活配置

AXI4支持的突发传输特性远超前代协议：

• 突发长度：AXI4最多支持256次突发传输
• 突发类型：
  • FIXED：固定地址，用于重复访问同一位置
  • INCR：递增地址，用于线性数据访问
  • WRAP：回环地址，适合缓存行填充
• 数据宽度转换：主从设备间可自动处理不同位宽的数据传输

3. AXI在现代FPGA设计中的关键作用

3.1 FPGA与AXI的天然契合

现代FPGA已从单纯的逻辑器件演变为异构计算平台，而AXI协议恰好满足其需求：

• IP核标准化：Xilinx和Intel FPGA均采用AXI作为IP核互联标准
• 数据流处理优势：AXI4-Stream特别适合处理流水线式数据流
• 动态部分重配置：AXI接口简化了动态区域间的通信管理

主流FPGA厂商的AXI支持情况：

3.2 AXI Interconnect的智能路由

FPGA设计中常用的AXI互联方案主要有两种：

1. AXI Interconnect：

   • 提供基本的地址解码和仲裁功能
   • 支持最多16个主设备和16个从设备
   • 适合相对简单的拓扑结构

2. AXI SmartConnect：

   • 具备服务质量(QoS)感知能力
   • 支持动态时钟域交叉
   • 可配置的写缓冲和读预取
   • 适合高性能异构系统

# Xilinx Vivado中配置AXI SmartConnect的示例 create_bd_cell -type ip -vlnv xilinx.com:ip:smartconnect:1.0 axi_smartconnect_0 set_property -dict [list \ CONFIG.NUM_SI {2} \ CONFIG.NUM_MI {4} \ CONFIG.HAS_ARESETN {1} \ ] [get_bd_cells axi_smartconnect_0]

3.3 典型FPGA设计中的AXI应用场景

• 高性能数据处理流水线：

  • 使用AXI4-Stream连接DSP模块
  • 通过TLAST信号标识数据包边界
  • 利用TKEEP/TSTRB实现字节级控制

• 异构计算系统：

  • ARM处理器通过AXI4访问FPGA加速器
  • 使用ACP端口实现缓存一致性
  • 通过GP端口访问外设寄存器

• 动态部分重配置：

  • 静态逻辑通过AXI-Lite配置动态区域
  • 使用AXI监控接口跟踪重装状态
  • 通过AXI DMA实现配置数据高速传输

4. AXI生态系统的最新演进

4.1 AMBA 5与CHI协议

ARM在AMBA 5中引入了**CHI（Coherent Hub Interface）**协议，主要针对多核一致性需求：

• 支持基于目录的缓存一致性
• 提供更精细的事务排序模型
• 优化了电源管理机制

不过，在FPGA领域，AXI仍然是事实上的标准接口，原因在于：

• 实现复杂度适中
• 工具链支持成熟
• 已有大量兼容IP核积累

4.2 AXI5的增强特性

2019年发布的AXI5协议在以下方面进行了强化：

• 扩展的ID空间：ID位宽从8位扩展到10位
• 增强的原子操作：新增compare-and-write等原子操作
• 优化的电源管理：引入低功耗时钟控制信号

4.3 开源生态中的AXI实现

RISC-V等开源架构也广泛采用AXI作为总线标准：

• Rocket Chip：使用AXI4作为TileLink到外部设备的桥接
• OpenTitan：采用AXI-Lite作为主要外设总线
• LiteX：提供灵活的AXI交叉开关实现

# 使用Python生成AXI事务的示例（基于cocotb） import cocotb from cocotb.triggers import RisingEdge from cocotb_bus.drivers.amba import AXI4LiteMaster async def write_register(dut, address, value): axi = AXI4LiteMaster(dut, "s_axi", dut.clk) await axi.write(address, value) async def read_register(dut, address): axi = AXI4LiteMaster(dut, "s_axi", dut.clk) value = await axi.read(address) return value

在FPGA设计实践中，AXI协议已经证明其价值不仅限于ARM生态系统。它的设计理念——分离通道、基于握手的流控、支持乱序执行——已经成为现代芯片互连架构的典范。随着异构计算需求的持续增长，AXI很可能会继续保持其在可编程逻辑器件中的核心地位，同时不断吸收新的特性以适应更复杂的应用场景。