FPGA新手必看：手把手教你用Verilog实现VESA 1080P@60Hz时序生成器

FPGA实战：从零构建1080P@60Hz时序生成器的Verilog实现指南

在数字视频处理领域，掌握标准显示时序的生成原理是FPGA开发者的必备技能。本文将带您深入理解VESA 1080P@60Hz标准，并通过Verilog代码实现完整的时序生成器。不同于简单的代码复制粘贴，我们将从理论基础出发，逐步推导每个关键参数的计算方法，最终呈现一个可综合、可验证的硬件设计。

1. 理解VESA 1080P@60Hz时序标准

1.1 视频时序基础概念

任何数字视频信号都由三个核心时序信号组成：

• HSync（行同步）：指示每行像素的开始
• VSync（场同步）：指示每帧图像的开始
• DE（数据使能）：标记有效像素区域

典型的视频时序包含以下几个阶段：

1. 有效像素区：实际显示的图像数据
2. 前沿（Front Porch）：有效像素区结束到同步信号开始的时间
3. 同步脉冲（Sync Pulse）：同步信号激活期间
4. 后沿（Back Porch）：同步信号结束到下一有效像素区开始的时间

1.2 1080P@60Hz参数详解

根据VESA标准，1080P@60Hz的主要参数如下：

这些参数的计算依据来自VESA CVT（协调视频时序）标准，考虑了像素时钟、刷新率和信号稳定时间等因素。

2. Verilog时序生成器设计

2.1 模块接口定义

我们首先定义时序生成器的顶层模块接口：

module DispTimGen #( parameter HOR_BW = 12, // 水平计数器位宽 parameter VER_BW = 11, // 垂直计数器位宽 // 1080P@60Hz时序参数 parameter H_TOTAL = 2200, parameter HS_START = 44, parameter HDE_START = 192, parameter HDE_END = 2112, parameter V_TOTAL = 1125, parameter VS_START = 5, parameter VDE_START = 41, parameter VDE_END = 1121 )( input InClk, // 像素时钟输入 input InLocked, // PLL锁定信号 output reg OutVs, // 垂直同步输出 output reg OutHs, // 水平同步输出 output reg OutDe // 数据使能输出 );

2.2 水平计数器设计

水平计数器是时序生成的核心，它跟踪当前行中的像素位置：

reg [HOR_BW-1:0] HsCnt = 'd0; reg HsCntEnd = 'b0; always @(posedge InClk) begin if(HsCnt[HOR_BW-1:0] == (H_TOTAL - 'd2)) HsCntEnd <= 1'd1; else HsCntEnd <= 1'd0; end always @(posedge InClk) begin if(!InLocked) HsCnt[HOR_BW-1:0] <= 'd0; else begin if(HsCntEnd) HsCnt[HOR_BW-1:0] <= 'd0; else HsCnt[HOR_BW-1:0] <= HsCnt + 1'b1; end end

这段代码实现了一个从0到H_TOTAL-1循环计数的水平计数器。HsCntEnd信号在计数器接近最大值时产生一个时钟周期的脉冲，用于触发垂直计数器的递增。

2.3 垂直计数器设计

垂直计数器跟踪当前帧中的行位置：

reg [VER_BW-1:0] VsCnt = 'd0; reg VsCntEnd = 'b0; always @(posedge InClk) begin if(VsCnt[VER_BW-1:0] == (V_TOTAL - 1'b1)) VsCntEnd <= 1'd1; else VsCntEnd <= 1'd0; end always @(posedge InClk) begin if(!InLocked) VsCnt[VER_BW-1:0] <= 'd0; else begin if(HsCntEnd & VsCntEnd) VsCnt[VER_BW-1:0] <= 'd0; else if(HsCntEnd) VsCnt[VER_BW-1:0] <= VsCnt[VER_BW-1:0] + 1'b1; end end

垂直计数器在水平计数器完成一个完整周期（HsCntEnd为高）时递增，实现了行到帧的时序转换。

3. 同步信号生成逻辑

3.1 水平同步信号生成

HSync信号在每行的特定位置产生脉冲：

always @(posedge InClk) begin if(!InLocked) OutHs <= 1'b1; else begin if(HsCnt[HOR_BW-1:0] == 'd0) OutHs <= 1'b0; // 同步脉冲开始 else if(HsCnt[HOR_BW-1:0] == HS_START - 'd1) OutHs <= 1'b1; // 同步脉冲结束 end end

HSync信号在像素位置0变为低电平（激活），在HS_START-1位置恢复高电平，形成同步脉冲。

3.2 垂直同步信号生成

VSync信号在每帧的特定行产生脉冲：

reg VsEnd = 'd0; always @(posedge InClk) begin if((VsCnt[VER_BW-1:0] == VS_START - 'd1) & HsCntEnd) VsEnd <= 'd1; else VsEnd <= 'd0; end always @(posedge InClk) begin if(!InLocked) OutVs <= 1'b1; else begin if(VsCnt[VER_BW-1:0] == 'd0) OutVs <= 1'b0; // 同步脉冲开始 else if(VsEnd) OutVs <= 1'b1; // 同步脉冲结束 end end

VSync信号在行0变为低电平，在VS_START-1行恢复高电平，形成场同步脉冲。

4. 数据使能信号与验证

4.1 数据使能信号生成

DE信号标记有效像素区域：

reg DispHsEn = 'd0; reg DispVsEn = 'd0; always @(posedge InClk) begin DispHsEn <= ((HsCnt[HOR_BW-1:0] >= HDE_START) & (HsCnt[HOR_BW-1:0] < HDE_END)); end always @(posedge InClk) begin DispVsEn <= ((VsCnt[VER_BW-1:0] >= VDE_START) & (VsCnt[VER_BW-1:0] < VDE_END)); end always @(posedge InClk) begin if(!InLocked) OutDe <= 1'b1; else OutDe <= (DispVsEn & DispHsEn); end

DE信号在水平和垂直方向的有效区域内保持高电平，指示此时应该输出有效像素数据。

4.2 仿真验证要点

验证时序生成器时，应重点关注以下信号关系：

1. HSync脉冲宽度是否符合标准（通常为44像素）
2. VSync脉冲宽度是否符合标准（通常为5行）
3. DE信号的有效区域是否正确（1920x1080）
4. 总时序周期是否匹配（2200像素/行，1125行/帧）

典型的测试平台可以这样构建：

initial begin // 初始化时钟和复位 InClk = 0; InLocked = 0; // 释放复位 #100 InLocked = 1; // 运行足够长时间观察多个帧 #2000000 $finish; end // 生成像素时钟（148.5MHz for 1080P@60Hz） always #3.37 InClk = ~InClk;

在仿真波形中，您应该能看到严格的时序关系，特别是HSync和VSync信号的相对位置，以及DE信号的激活区域。