1G/2.5G Ethernet PCS/PMA or SGMII IP核(五)

第 5 章：带收发器的1000BASE-

本章提供了为特定器件收发器创建 1000BASE-X 设计的通用指南。Vivado™ Design Suite 支持 Zynq™-7000、Virtex®-7、Kintex™-7 和 Artix™-7 器件。

本章按以下主要部分组织，每个部分按 FPGA 系列组织：

• 收发器逻辑

更详细地介绍特定器件收发器及其与核心网表的连接。

• 跨多个核心的收发器时钟共享

为使用多个核心和收发器实例化提供指导；应尽可能共享时钟以节省器件资源。

• 带收发器的 1000BASE-X 示例设计

介绍 IP 目录示例设计交付物。
本节还概述了随示例设计提供的演示测试平台。

一、收发器逻辑

示例分为两个离散的层级，如图 5-7 所示。块级别的设计旨在能够直接实例化到客户设计中，并提供以下功能：

• 从 HDL 实例化核心
• 将核心的物理侧接口连接到 Virtex-7、Kintex-7、Artix-7 或 Zynq-7000 器件收发器
• 在块级别实现的逻辑在本章的所有图中都有说明，并在本章其余部分进一步详细描述。

1.Virtex-7 器件

核心设计为与 7 系列 FPGA 收发器集成。图 5-1 说明了核心与收发器之间所需的连接和逻辑——图中的信号名称和逻辑与使用 7 系列 FPGA 收发器时示例设计交付的内容精确匹配。

125 MHz 差分参考时钟直接路由到 7 系列 FPGA 收发器。收发器配置为在 TXOUTCLK 端口上输出此时钟的一个版本（62.5 MHz）；然后将其路由到一个 MMCm。从 MMCm，CLKOUT1 端口（62.5 MHz）被放置到全局时钟路由上，并通过用户接口时钟端口 rxusrclk、rxusrclk2、txusrclk 和 txusrclk2 输入回 GTXE2/GTHE2 收发器。MMCm 的 CLKOUT0 端口（125 MHz）被放置到全局时钟路由上，可用作所有核心逻辑的 125 MHz 时钟源。

GTX/GTH 收发器对周围的两个封装文件 gtzwizard 和 gtzwizard_gt（图 5-1）是从 7 系列 FPGA 收发器向导生成的。这些文件应用了所有千兆以太网属性。因此，客户可以重新生成这些文件。创建 7 系列 FPGA 收发器向导项目时产生的核心配置文件可在以下位置获得：

<project_dir>/<project_name>/<project_name>.srcs/sources1/ip/<component_name>/ synth/transceiver/<component_name>.gtzwizard.xci。

XCI 文件可以通过在 Flow Navigator 任务栏中点击 <Add Sources> 并选择 XCI 文件，用作 Vivado 设计工具项目的输入。XCI 文件本身包含使用的所有收发器向导属性列表。有关更多信息，请参见《7 系列 FPGA GTX/GTH 收发器用户指南》(UG476)。

在 <component_name>.gtzwizard_init.v[hd] 模块中，生成了一个相对于系统时钟输入的 500 ns 等待时间复位。此文件中的 STABLE_CLOCK_PERIOD 属性必须设置为系统时钟的周期。

有关更多信息，请参见《7 系列 FPGA GTX/GTH 收发器用户指南》(UG476) 中的复位和初始化部分。

图 5-1：1000BASE-X 连接到 Virtex-7 收发器

2.Kintex-7 和 Zynq-7000 器件

核心设计为与 7 系列 FPGA 收发器集成。图 5-2 说明了核心与收发器之间所需的连接和逻辑——图中的信号名称和逻辑与使用 7 系列 FPGA 收发器时示例设计交付的内容精确匹配。

125 MHz 差分参考时钟直接路由到 7 系列 FPGA 收发器。收发器配置为在 TXOUTCLK 端口上输出此时钟的一个版本（62.5 MHz）；然后通过 BUFG（全局时钟路由）将其路由到一个 MMCm。从 MMCm，CLKOUT1 端口（62.5 MHz）被放置到全局时钟路由上，并通过用户接口时钟端口 rxusrclk、rxusrclk2、txusrclk 和 txusrclk2 输入回 GTXE2 收发器。MMCm 的 CLKOUT0 端口（125 MHz）被放置到全局时钟路由上，可用作所有核心逻辑的 125 MHz 时钟源。

GTX 收发器对周围的两个封装文件 gtzwizard 和 gtzwizard_gt（图 5-2）是从 7 系列 FPGA 收发器向导生成的。这些文件应用了所有千兆以太网属性。因此，客户可以重新生成这些文件。

创建 7 系列 FPGA 收发器向导项目时产生的核心配置文件可在以下位置获得：

<project_dir>/<project_name>/<project_name>.srcs/sources1/ip/<component_name>/synthesis/transceiver/<component_name>.gtzwizard.xci

XCI 文件可以通过在 Flow Navigator 任务栏中点击 <Add Sources> 并选择 XCI 文件，用作 Vivado 设计工具项目的输入。XCI 文件本身包含使用的所有收发器向导属性列表。有关更多信息，请参见《7 系列 FPGA GTX/GTH 收发器用户指南》(UG476)。

在 <component_name>.gtzwizard_init.v[hd] 模块中，生成了一个相对于系统时钟输入的 500 ns 等待时间复位。此文件中的 STABLE_CLOCK_PERIOD 属性必须设置为系统时钟的周期。

图 5-2：1000BASE-X 连接到 Kintex-7 和 Zynq-7000 器件收发器</