告别看代码头疼！用Verdi的nSchema功能把RTL原理图‘玩’起来（含Partial Hierarchy妙用）

用Verdi的nSchema功能将RTL代码转化为可视化原理图

第一次打开一个复杂的RTL设计时，面对数千行Verilog代码，即使是经验丰富的工程师也会感到无从下手。传统的代码阅读方式需要在大脑中构建逻辑连接，这种抽象思维过程既耗时又容易出错。而Verdi的nSchema功能正是为解决这一痛点而生——它能将抽象的RTL代码自动转换为直观的原理图，让硬件设计变得"看得见、摸得着"。

1. 从代码到图形：nSchema基础操作指南

1.1 快速启动Verdi并导入设计

不同于原始文档中列举的多种启动方式，在实际工程环境中，我们更推荐使用以下命令组合，它能一次性完成仿真波形记录和原理图分析环境的准备：

# 在仿真命令后直接启动Verdi并加载波形 make sim && verdi -ssf waves.fsdb -nologo design_top.v &

这个命令做了三件事：

1. 运行仿真生成波形文件(waves.fsdb)
2. 自动启动Verdi并跳过启动logo
3. 加载顶层设计文件

导入设计后，界面左侧的Instance窗口会显示完整的设计层次结构。这里有个实用技巧：按住Ctrl键点击模块名，可以同时展开/折叠多个层级，快速定位目标模块。

1.2 生成初始原理图

在Instance窗口中选中目标模块，通过以下任一方式生成原理图：

• 工具栏点击"New Schematic"图标
• 右键菜单选择"Schematic View"
• 快捷键Ctrl+Shift+N

生成的原理图默认采用自动布局，但可能显得杂乱。这时可以：

1. 点击工具栏的"Auto Fit"按钮(望远镜图标)重新调整视图
2. 使用"View"菜单下的"Show Ports"选项显示关键接口

提示：初次生成的原理图可能包含过多细节，后续章节会介绍如何通过Partial Hierarchy功能聚焦关键逻辑。

2. 原理图深度探索技巧

2.1 信号追踪与源码联动

nSchema最强大的功能之一是原理图与源代码的双向导航。实际操作中：

1. 从原理图定位代码：

   • 双击原理图中的任何元件(与门、寄存器等)，立即跳转到其RTL实现
   • 右键信号线选择"Trace Source"追踪信号声明

2. 从代码定位原理图：

   • 在代码编辑器选中信号或实例
   • 使用快捷键Ctrl+Shift+S在原理图中高亮显示

信号追踪对比表：

2.2 信号高亮与过滤

面对复杂原理图时，快速定位目标信号至关重要。除了基本的Find功能，还可以：

1. 颜色标记关键路径：

   # 在Verdi TCL控制台中设置信号颜色 highlight -color yellow {top.dut.signal_a} highlight -color cyan {top.dut.signal_b}

2. 使用信号组(Signal Groups)：

   • 在Signal List窗口创建逻辑信号组
   • 将相关信号拖入同一组
   • 原理图中可整体显示/隐藏整个组

3. 动态过滤器：

   • 在原理图窗口按/调出搜索框
   • 使用*通配符匹配信号名(如data*查找所有数据线)

3. Partial Hierarchy：聚焦关键逻辑的利器

3.1 功能原理与应用场景

Partial Hierarchy Schematic(部分层次原理图)是nSchema中最被低估的高级功能。它通过以下方式提升分析效率：

1. 选择性显示：仅展示与选定信号相关的逻辑单元
2. 自动简化：隐藏不相关的中间层次和模块
3. 智能布局：自动优化选定逻辑的拓扑排列

典型应用场景包括：

• 分析特定功能的数据路径
• 调试跨模块信号交互问题
• 向团队成员讲解关键电路结构

3.2 实战操作步骤

以分析一个AXI总线接口模块为例：

1. 在完整原理图中，按住Shift选择多个关键信号：

   • awvalid、wvalid、bready等控制信号
   • wdata、wstrb等数据信号

2. 右键菜单中选择"Create Partial Hierarchy"：

   # 等效的TCL命令 create_schematic -partial -signals { top.axi_master.awvalid top.axi_master.wvalid top.axi_master.bready top.axi_master.wdata top.axi_master.wstrb }

3. 在新生成的简化原理图中：

   • 无关逻辑被自动隐藏
   • 保留的信号路径清晰显示
   • 可继续使用Fan-in/Fan-out深入分析

4. 布局优化技巧：

   • 使用"Group"功能将相关元件打包
   • 拖动组边缘统一调整内部元件间距
   • 通过"Align"菜单对齐关键元件

3.3 复杂设计中的分层应用

对于超大规模设计，可以采用分层Partial Hierarchy策略：

1. 首先对顶层关键信号生成宏观视图
2. 然后逐级深入子模块生成详细视图
3. 最后使用"Back to Parent"按钮(↑图标)返回上级视图

这种方法的优势在于：

• 避免一次性显示过多细节导致的视觉混乱
• 保持对整体架构的把握同时深入局部
• 各层视图自动保存，方便切换比较

4. 高效原理图分析工作流

4.1 自定义视图配置

资深用户通常会保存一套个性化的视图配置：

1. 保存窗口布局：

   • 调整各窗口(源码、原理图、波形等)位置和大小
   • 通过"Window"→"Save Layout"保存配置

2. 创建分析模板：

   # 示例模板脚本 source setup.tcl load_design -top top_dut create_schematic -name power_domain1 -partial -signals $power_signals highlight -color red $critical_path zoom -fit

3. 快捷键自定义：

   • 将常用操作(如Fan-in、信号查找)绑定到顺手按键
   • 通过"Tools"→"Customize"→"Keyboard"设置

4.2 团队协作技巧

原理图可以作为团队设计讨论的有效媒介：

1. 标注与批注：

   • 使用"Annotation"工具添加文字说明
   • 插入箭头、方框等标记重点区域

2. 生成报告：

   • 通过"File"→"Export"导出PDF/PNG格式原理图
   • 配合截图工具记录关键分析路径

3. 设计审查检查项：

   • 验证关键路径延迟是否符合预期
   • 检查组合逻辑环路是否存在
   • 确认所有信号都有明确驱动源

4.3 性能优化建议

处理超大规模设计时，可采取以下措施保持流畅：

1. 分级加载：

   set_max_depth 3 # 限制初始加载层次深度 load_design -incremental # 增量加载

2. 内存管理：

   • 定期使用"Tools"→"Memory Usage"监控
   • 关闭不再使用的原理图窗口释放资源

3. 缓存配置：

   • 在启动脚本中增加-cache参数
   • 调整缓存大小匹配设计规模

在最近的一个PCIe Gen4控制器项目中，通过合理使用Partial Hierarchy功能，我们将模块间时序分析的时间从原来的3天缩短到半天。特别是当需要分析多个时钟域交叉路径时，传统方法需要手动追踪数十个信号，而现在只需选择相关时钟和使能信号，nSchema就能自动构建出清晰的跨时钟域原理图。