避开Tessent ATPG的坑：从Fault分类看设计约束与Black Box的影响

避开Tessent ATPG的陷阱：设计约束与黑盒模块对故障覆盖率的影响

在数字IC设计领域，测试覆盖率是衡量芯片质量的关键指标之一。许多工程师在项目后期才惊讶地发现，ATPG（自动测试模式生成）工具报告中的故障覆盖率远低于预期，而问题的根源往往早在RTL设计阶段就已埋下。本文将深入分析设计约束、黑盒模块和未替换的No-Scan单元如何成为Tessent ATPG中的"隐形杀手"，以及如何在设计早期规避这些陷阱。

1. 理解ATPG故障分类及其设计根源

Tessent ATPG工具会将电路中的故障分为多个类别，每种类别都反映了特定的可测试性挑战。了解这些分类背后的设计因素，是预防覆盖率问题的第一步。

1.1 直接影响覆盖率的故障类型

**AU（ATPG不可测故障）**是最令人头疼的一类，它们直接拉低测试覆盖率。产生AU的典型设计原因包括：

• 过度约束的时钟和复位信号：ATPG工具无法生成违反设计约束的测试模式
• 未隔离的黑盒模块：其输入输出使相关逻辑变为不可观测
• 未替换的No-Scan存储器：形成过深的时序路径，超出工具推算能力

# 典型的设计约束示例（可能限制ATPG） set_false_path -from [get_clocks clk_A] -to [get_clocks clk_B] set_case_analysis 0 [get_ports reset_n]

1.2 间接影响测试效率的故障类型

**BL（阻塞故障）和UC/UO（不可控/不可观测故障）**虽然不计入覆盖率，但会显著增加ATPG运行时间：

提示：一个常见的误区是只关注TE（可测故障）数量，而忽视了BL/UC/UO故障的累积效应，它们会拖慢整个ATPG流程。

2. 设计约束的双刃剑效应

设计约束在保证功能正确性的同时，也可能成为ATPG的障碍。明智的约束策略需要在功能验证和可测试性之间取得平衡。

2.1 时钟与复位约束的陷阱

异步时钟域和复杂复位网络是AU故障的高发区。某次项目中，工程师发现以下配置导致12%的AU故障：

// 有问题的复位设计示例 always @(posedge clk or negedge async_reset) begin if (!async_reset) begin reg1 <= 1'b0; reg2 <= 1'b0; end else begin // 正常操作 end end

解决方案包括：

• 将异步复位转换为同步释放
• 使用scan-friendly复位策略
• 在ATPG中适当放宽时序约束

2.2 案例：多时钟域交互的约束处理

一个处理器芯片的设计采用了以下时钟方案：

通过引入时钟门控测试模式和调整ATPG约束策略，最终将PCIe相关AU降低到2%以下。

3. 黑盒模块的可测试性隔离技术

黑盒模块（如第三方IP）是设计中的"黑洞"，其输入输出会使相关逻辑的可观测性完全丧失。有效的隔离策略可以显著减少由此产生的BL故障。

3.1 黑盒边界的设计准则

1. 输入隔离：为所有输入添加测试模式下的可控路径
2. 输出处理：确保输出不会阻断扫描链观测
3. 时钟管理：提供测试时钟旁路机制

// 黑盒输入隔离示例 assign bb_input = test_mode ? test_data : func_data; // 黑盒输出处理示例 always @(posedge clk) begin if (test_mode) test_out <= scan_in; else test_out <= bb_output; end

3.2 实际项目中的黑盒问题解决

在某图像处理芯片中，一个视频编解码器黑盒导致了以下故障分布：

Fault Type Count Impact AU 5,231 -3.2% coverage BL 8,742 增加20% ATPG时间 UC/UO 2,987 影响模式质量

通过实施全面的隔离策略，最终将黑盒相关AU降至312个，BL故障减少85%。

4. No-Scan单元的处理策略

存储器、模拟模块等No-Scan单元会形成ATPG工具难以穿透的"深井"。前瞻性的设计方法可以最大限度地降低其影响。

4.1 No-Scan存储器的可测试性设计

替换策略对比：

注意：存储器替换策略需要在项目早期确定，后期变更成本极高。

4.2 时序深度问题的缓解技巧

对于无法替换的深时序路径，可以采用：

• ATPG推算深度调整：set_atpg -depth 32
• 分段测试：将长路径分解为可管理的段
• 观察点插入：在关键节点增加测试观测逻辑

在某网络芯片项目中，通过将ATPG推算深度从默认的16增加到24，解决了约7%的AU故障问题。

5. 可测试性设计的早期验证流程

预防胜于治疗。建立DFT-aware的设计验证流程可以在流片前发现潜在的可测试性问题。

5.1 RTL阶段的DFT检查项

• 扫描链完整性验证
• 时钟和复位约束审查
• 黑盒接口分析
• No-Scan单元标记

# DFT检查脚本示例 check_dft -rules {clock_reset_scan black_box_iso} report_dft_violations -severity high

5.2 门级网表的可测试性分析

在综合后立即运行以下分析：

1. 故障覆盖率预估
2. 约束影响评估
3. 潜在BL故障识别

某次分析提前发现了复位树中的可测试性瓶颈，避免了可能导致的15%覆盖率损失。

6. ATPG参数调优实战技巧

即使设计存在局限，合理的ATPG配置也能显著改善结果。以下是一些经过验证的参数优化方案。

6.1 关键参数设置

# 优化AU故障检测 set_atpg -abort_limit 100 set_fault_type -possible_detection_credit 70 # 处理BL故障 set_atpg -black_box_handling aggressive set_atpg -sequential_depth 24

6.2 分阶段ATPG策略

1. 初始模式生成：快速识别主要可测故障
2. 针对性攻坚：集中处理剩余AU/BL故障
3. 最终优化：压缩模式并验证覆盖率

在某MCU项目中，这种分阶段方法将总ATPG时间缩短了40%，同时覆盖率提高了2.3%。