别再死记硬背LVDS原理了！用这个3.5mA恒流源电路模型，5分钟彻底搞懂差分信号

从电流路径到逻辑判断：用动态电路模型拆解LVDS差分信号本质

第一次接触LVDS差分信号时，我盯着教科书上那些抽象的文字描述和静态示意图，完全无法理解为什么两根线的电压差能传递信息。直到我在实验室里用示波器捕捉到实际波形，才突然意识到——差分信号的本质是电流路径的艺术。本文将用一个可模拟的3.5mA恒流源电路模型，带你用工程师的视角重新理解LVDS。

1. 为什么传统学习方法失效？

大多数教材讲解LVDS时，通常会先给出差分信号的定义，然后直接展示发送端和接收端的结构框图。这种"填鸭式"的教学存在三个致命缺陷：

• 静态图示无法体现动态过程：教科书上的电路图是冻结的瞬间状态，而实际工作中电流是持续流动的
• 忽略电流路径的关键作用：只强调电压差而忽视电流流向，就像只观察影子而不看物体本身
• 缺乏可操作的验证手段：读者看完后仍然不知道如何验证自己的理解是否正确

我在带实习生时发现，当他们能亲手画出电流路径图时，对LVDS的理解会立即提升一个层次。下面这个实验可以证明：

准备一张白纸和彩色笔，尝试画出当Q1/Q4导通时电流从驱动端到接收端的完整路径。用红色标出3.5mA电流的流向，用蓝色标注返回路径。

2. 3.5mA恒流源的全桥开关舞蹈

理解LVDS发送端的核心在于掌握全桥开关电路的工作模式。这个由四个MOSFET组成的电路实际上是一个精密的电流导向系统：

+-----------+ | 3.5mA | | 恒流源 | +-----+-----+ | +------+------+ | | | Q1 Q3 | | | | +------+------+ | +------+------+ | | | Q4 Q2 | | | | +------+------+

2.1 高电平生成模式

当需要传输逻辑高电平时，控制器会精确导通Q2和Q3，同时保持Q1和Q4关闭。此时电流的完整路径是：

1. 恒流源输出3.5mA电流
2. 经Q3流向接收端的正相输入端(A+)
3. 向下通过100Ω端接电阻
4. 从反相输入端(B-)返回驱动端
5. 最后经Q2流入地

这个过程中，关键要理解三点：

• 电流大小恒定：无论路径如何变化，恒流源确保始终是3.5mA
• 电阻压降计算：3.5mA × 100Ω = 350mV
• 相对电压关系：A+端比B-端高350mV

2.2 低电平生成模式

当切换为逻辑低电平时，Q1和Q4导通，Q2和Q3关闭。电流路径发生镜像变化：

1. 恒流源输出3.5mA电流
2. 经Q1流向接收端的反相输入端(B-)
3. 向上通过100Ω端接电阻
4. 从正相输入端(A+)返回驱动端
5. 最后经Q4流入地

此时虽然电阻上的压降仍是350mV，但极性反转——B-端比A+端高350mV。接收器正是通过检测这种极性变化来判断逻辑状态。

3. 端接电阻的隐藏作用

那100Ω的端接电阻不仅仅是产生电压差那么简单，它实际上解决了高速信号传输中的三个关键问题：

在实际PCB设计中，这个电阻的布局位置也很有讲究。我曾经遇到过一个案例：某设计将端接电阻放在距离接收器芯片5mm的位置，结果导致信号完整性下降。后来通过仿真发现，最佳位置应该满足：

# 计算端接电阻最大允许距离 def max_distance(risetime, prop_delay): # risetime: 信号上升时间(ps) # prop_delay: 传输线延迟(ps/mm) return risetime / (6 * prop_delay) # 示例：上升时间300ps，FR4板材延迟约6ps/mm print(max_distance(300, 6)) # 输出8.33mm

4. 从理论到实践的三个验证方法

真正掌握LVDS原理的标志是能够自主验证。以下是三个我常用的验证手段：

4.1 面包板实验法

材料清单：

• 可编程逻辑器件(如FPGA) ×1
• 3.5mA恒流源芯片(如LM334) ×1
• MOSFET全桥电路 ×1
• 100Ω精密电阻 ×1
• 双踪示波器 ×1

实验步骤：

1. 搭建完整发送-接收链路
2. 用FPGA控制MOSFET开关状态
3. 示波器双通道分别监测A+和B-信号
4. 观察开关切换时的电压差变化

4.2 SPICE仿真法

对于暂时没有实验条件的学习者，可以用LTspice建立仿真模型：

* LVDS驱动器简化模型 V1 1 0 DC 3.5m S1 1 2 3 0 NMOS S2 2 0 4 0 NMOS S3 1 5 6 0 NMOS S4 5 0 7 0 NMOS R1 2 5 100 V2 3 0 PULSE(0 3.3 0 1n 1n 10n 20n) V3 4 0 PULSE(3.3 0 0 1n 1n 10n 20n) V4 6 0 PULSE(3.3 0 10n 1n 1n 10n 20n) V5 7 0 PULSE(0 3.3 10n 1n 1n 10n 20n) .tran 0 50n 0 1n .end

4.3 纸上推演法

这个方法最适合快速验证理解程度：

1. 画出空白全桥电路图
2. 随机设定一组开关状态(如Q1/Q3导通)
3. 尝试推导出电流路径
4. 计算预期的电压差
5. 判断输出逻辑电平

5. 常见误区与破解之道

在辅导新人过程中，我发现以下几个典型理解误区：

误区一："差分信号就是两个反相的单端信号"

• 破解：用单端信号模拟差分对，测量EMI辐射强度对比

误区二："端接电阻值可以随意选择"

• 破解：分别用80Ω、100Ω、120Ω电阻测试眼图质量

误区三："恒流源精度不重要"

• 破解：调整恒流源输出从3.0mA到4.0mA，观察电压差变化

记得第一次设计LVDS接口时，我忽略了PCB走线长度匹配，导致信号偏移。后来用TDR测量才发现，仅仅5mm的长度差就引起了明显的时序问题。现在我的检查清单上永远有这一项：

• [ ] 差分对走线长度差<50mil
• [ ] 端接电阻值误差<1%
• [ ] 恒流源温漂系数<100ppm/℃
• [ ] 共模电压范围0.2-2.2V

理解LVDS的最佳方式就是把它看作一场精心编排的电流芭蕾——恒流源是舞者，MOSFET是编导，而端接电阻则是舞台。当你能够在大脑中实时模拟这场表演时，差分信号对你将不再神秘。