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TMS320x2833x与2834x DSP迁移指南与硬件设计差异

news 2026/5/4 8:42:39

1. TMS320x2833x/2823x与TMS320x2834x Delfino迁移指南解析

在嵌入式控制领域，德州仪器（TI）的C2000™系列数字信号处理器（DSP）一直占据重要地位。作为该系列的两代产品，TMS320x2833x/2823x和TMS320x2834x（Delfino）在性能和外设功能上存在显著差异。本文将深入分析这两组器件的关键区别，帮助开发者顺利完成应用迁移。

1.1 器件概述与分组

TMS320x2833x/2823x和TMS320x2834x都是面向嵌入式控制应用的DSP器件，但在架构和性能上存在代际差异：

2833x/2823x组：包含TMS320F28335/F28334/F28332和TMS320F28235/F28234/F28232等型号，最高主频150MHz，采用双电压设计（1.8V/1.9V核心电压+3.3V I/O电压）
2834x组（Delfino）：包含TMS320C28346/C28345/C28344/C28343/C28342/C28341等型号，最高主频提升至300MHz，采用三电压设计（1.1V/1.2V核心电压+3.3V I/O电压+1.8V振荡器/PLL电压）

重要提示：2834x系列不含片上Flash或OTP存储器，这是与2833x/2823x最显著的区别之一。开发者需要特别注意外部存储器的配置。

2. 硬件设计与引脚兼容性

2.1 封装与引脚布局

在物理封装方面，两组器件存在明显差异：

179-pin μ*BGA（ZHH）封装：两组器件都提供该封装，但引脚不兼容
其他封装：完全不具备封装和引脚兼容性

这意味着：

从2833x/2823x迁移到2834x必须重新设计PCB
需要仔细核对两组器件的数据手册中的引脚定义
电源和接地引脚布局需要特别注意（2834x新增VSSK接地引脚）

2.2 电源系统设计差异

电源设计是迁移过程中需要重点关注的环节：

参数	2833x/2823x	2834x
电压轨数量	2	3
核心电压	1.8V(100MHz)/1.9V(150MHz)	1.1V(200MHz)/1.2V(300MHz)
I/O电压	3.3V	3.3V
新增电压轨	无	1.8V振荡器/PLL电压

电源上电顺序要求：

2833x/2823x：VDD（核心）和VDDIO（I/O）可同时或任意顺序上电
2834x：保持上述特性，新增的VDDK（1.8V）可与VDD/VDDIO同时上电

3. 存储架构深度解析

3.1 SARAM内存子系统

静态随机存取存储器（SARAM）是两组器件性能差异的关键所在：

容量对比：
- 2833x/2823x：最大34K×16位
- 2834x：最大258K×16位（提升约7.6倍）
块大小变化：
- L0-L7块大小从4K×16（2833x）增大到8K×16（2834x）
- 新增6个32K×16块（H0-H5）替代Flash区域
内存映射变化：
- 2833x：L0-L3双映射到高低内存空间
- 2834x：L0-L7仅映射到低64K空间，H0-H5映射到高64K空间

3.2 等待状态与DMA访问

内存访问性能也有显著变化：

特性	2833x/2823x	2834x
L0-L3 DMA访问	不支持	支持
L0-L5 CPU访问	0等待（数据/程序）	0等待（数据/程序）
L6-L7 CPU访问	1等待（程序）	1等待（数据/程序）
H0-H5 CPU访问	N/A	1等待（数据/程序）

实测建议：2834x的H0-H5区域虽然等待状态增加，但通过操作码预取机制提高了吞吐量，在优化代码布局时可考虑这一特性。

3.3 Flash与OTP存储器

2834x系列最重大的变化之一是移除了片上Flash和OTP存储器：

替代方案：
- 使用扩展的SARAM（H0-H5区域）
- 外接非易失性存储器（如NOR Flash）
密码保护：
- 2833x：支持128位密码保护
- 2834x：默认不支持密码编程（定制安全版本除外）

4. 时钟与系统控制

4.1 时钟架构差异

时钟系统是保证DSP稳定运行的关键：

外部时钟连接：
- 2834x新增VSSK专用接地引脚
- 晶体/振荡器连接方式变化（详见数据手册）
输入时钟范围：
- 2833x：20-35MHz
- 2834x：20-30MHz（范围缩小）

4.2 PLL配置变化

锁相环（PLL）配置有重要更新：

参数	2833x/2823x	2834x
PLLCR[DIV]位宽	4位	5位
VCOCLK计算公式	CLKIN×DIV	CLKIN×(DIV+1)
DIVSEL最大分频	/4	/8
VCOCLK频率范围	≤300MHz	400-600MHz

配置示例（300MHz系统时钟）：

// 2834x PLL配置示例（假设30MHz输入时钟） SysCtrlRegs.PLLCR.bit.DIV = 9; // VCOCLK = 30*(9+1) = 300MHz SysCtrlRegs.PLLSTS.bit.DIVSEL = 0; // SYSCLKOUT = VCOCLK/2 = 150MHz

注意：2834x的/1分频模式不推荐使用，因为可能导致时钟占空比不稳定。

5. 启动模式与引导ROM

5.1 启动模式选择

2834x的启动模式因移除Flash而有所调整：

移除的模式：
- 跳转至Flash启动
- 跳转至OTP模式
新增的模式：
- TI测试模式
- I2C/eCAN双时序模式（适配不同频率）

启动模式选择引脚配置：

GPIO87 GPIO86 GPIO85 GPIO84 | 模式 ----------------------------|------- 1 1 1 1 | TI测试 1 1 1 0 | SCI-A引导 ... ... ... ... | ... 0 0 0 0 | TI测试

5.2 I2C引导加载器

I2C引导时序分为两种模式：

时序模式1（与2833x相同）：
- SYSCLK = CLKIN/2
- 28MHz < CLKIN < 48MHz
- I2CPSC = 0x1
时序模式2（新增）：
- SYSCLK = CLKIN/2
- 14MHz < CLKIN < 24MHz
- I2CPSC = 0x0

6. 外设模块对比

6.1 增强型控制外设

两组器件在PWM、捕获等控制外设上保持高度兼容：

外设类型	2833x/2823x	2834x
ePWM	最多6个模块	最多9个模块
eCAP	最多6个模块	最多6个模块
eQEP	2个模块	3个模块
HRPWM分辨率	150ps典型值	60ps典型值

注意：2834x的ePWM寄存器不再支持重映射到DMA访问区域。

6.2 通信接口

通信外设的主要变化：

新增SPI-D模块：扩展了SPI接口数量
eCAN时钟变化：
- 2833x：SYSCLKOUT/2
- 2834x：SYSCLKOUT/4
其他接口（SCI、I2C、McBSP）：保持兼容

6.3 外部接口(XINTF)

XINTF主要增强：

新增XCLKOUT=/8分频选项（通过XINTCNF2[BY4CLKMODE]配置）
XA0和XWE1信号在2834x上独立（2833x上复用）

7. 中断系统与DMA

7.1 中断控制器变化

PIE模块：基本功能保持不变
中断向量表：
- 新增SPI-D、ePWM7-9、eQEP3等中断向量
- 移除ADC相关中断（因无片上ADC）

7.2 DMA访问

2834x的DMA访问特性增强：

L0-L7 SARAM全部支持DMA访问
但DMA访问等待状态增加（L0-L7均为1等待）

8. 开发工具与软件迁移

8.1 开发工具链

Code Composer Studio™(CCS)：两组器件都支持
头文件与示例：
- 2834x提供与2833x结构相同的新头文件
- 需要更新为C2834x专用头文件（SPRC876）

8.2 代码迁移注意事项

时钟配置：必须按2834x要求重新设计PLL参数
内存分配：调整链接器命令文件(.cmd)适应新的SARAM布局
启动代码：修改引导模式选择逻辑
外设初始化：检查新增外设的寄存器配置

示例：内存段定义调整

// 2833x典型内存段 MEMORY { PAGE 0: /* 程序空间 */ FLASH : origin = 0x300000, length = 0x040000 ... } // 2834x对应修改 MEMORY { PAGE 0: /* 程序空间 */ H0SARAM : origin = 0x300000, length = 0x008000 H1SARAM : origin = 0x308000, length = 0x008000 ... }