避开Scan Test的坑：从一次ATE测试失败案例，复盘时钟分频与PAD配置的DFT要点
从ATE测试失败案例解析时钟分频与PAD配置的DFT设计陷阱
那天凌晨三点，测试实验室的警报声格外刺耳。一块即将流片的芯片在At-Speed测试中出现了系统性故障——所有关键路径的时序测试都无法通过最高频率。更诡异的是，当切换到功能模式后，芯片却表现得完全正常。这个看似矛盾的故障现象，最终将我们引向了时钟分频电路和PAD配置这两个最容易被忽视的DFT设计盲区。
1. 故障现象与初步排查：当At-Speed测试遭遇频率瓶颈
测试工程师小王最先注意到异常：在运行Scan AC测试时，ATE设备始终无法在1.2GHz的目标频率下完成测试。但将频率降至800MHz后，测试又能顺利通过。这显然不符合设计预期——该芯片在功能模式下已验证可稳定运行在1.2GHz。
关键排查步骤：
- 对比测试模式与功能模式的时钟路径差异
- 检查OCC（On-Chip Clocking）模块的配置状态
- 验证扫描链中寄存器的时钟切换行为
注意：At-Speed测试失败往往不是时序问题本身，而是测试模式下的时钟配置错误导致的假性失败。
通过ATE的实时监测界面，我们发现一个反常现象：测试模式下的实际时钟频率始终只有功能模式下的2/3。这直接指向了时钟分频电路可能未被正确旁路。
2. 时钟分频器的DFT陷阱：为什么你的At-Speed测试频率上不去
在大多数设计中，时钟生成模块（CRG）包含可编程分频器以支持多频率运行。但在Scan AC测试模式下，这些分频器必须被强制设置为1分频（即旁路状态），否则将导致At-Speed测试无法使用芯片签核的最高频率。
典型设计错误案例：
// 有问题的分频器实现 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin div_ratio <= 3'd2; // 默认2分频 end else if (scan_mode) begin div_ratio <= div_ratio; // 扫描模式下保持原值 end else begin div_ratio <= cfg_div_ratio; // 功能模式配置 end end上述代码在scan_mode下未强制分频比为1，导致测试频率被意外降低。正确的做法应该是：
// 修正后的分频器实现 wire ac_test_mode = scan_mode & scan_ac_en; assign div_ratio = ac_test_mode ? 3'd1 : (scan_mode ? div_ratio : cfg_div_ratio);关键设计原则：
| 场景 | 分频比要求 | 实现方法 |
|---|---|---|
| 功能模式 | 可配置 | 来自配置寄存器 |
| Scan Shift模式 | 保持稳定 | 保持当前值 |
| Scan AC测试模式 | 强制为1 | 硬件旁路 |
3. PAD配置的隐蔽风险：当扫描链意外改变芯片工作模式
在另一个案例中，测试过程中芯片会突然"消失"——ATE无法继续与芯片通信。经过排查，发现是PAD的工作模式在扫描过程中被意外修改。
问题根源分析：
- PAD模式选择信号由可扫描寄存器控制
- 扫描移位时的随机值改变了PAD配置
- 关键接口被禁用导致测试中断
解决方案是在RTL设计阶段就将这些关键控制信号隔离：
// PAD模式控制寄存器的安全实现 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin pad_mode <= DEFAULT_MODE; end else if (!scan_mode) begin // 仅在功能模式更新 pad_mode <= next_mode; end end必须隔离的关键信号类型：
- 芯片工作模式选择信号
- PAD输入/输出配置寄存器
- 时钟源选择控制位
- 电源管理单元使能信号
4. 系统级DFT设计策略：构建可靠的测试架构
要彻底避免这类问题，需要在芯片架构层面建立DFT友好的设计规范：
时钟子系统设计要点：
- 使用dummy寄存器隔离CRG模块
- 在scan_ac_mode下旁路所有分频器
- 确保CRG不被纳入扫描链
- 统一时钟选择逻辑优先级：
assign final_clk = scan_mode ? scan_clk : ac_test_mode ? func_clk : gated_clk; - 为所有时钟门控添加scan_mode保护：
assign clk_en = (func_en | scan_mode);
PAD控制模块设计规范：
- 扫描模式最高优先级原则：
assign pad_config = scan_mode ? SCAN_CONFIG : test_mode ? TEST_CONFIG : normal_config; - 关键控制信号的非扫描寄存器实现
- 增加PAD状态锁定电路，在测试期间保持配置稳定
5. 验证与调试：如何提前发现潜在问题
在流片前，通过以下方法可以及早发现这类DFT缺陷：
仿真验证策略：
- 建立全扫描链的门级仿真环境
- 注入随机种子验证扫描过程不改变关键配置
- 特别检查scan_mode到scan_ac_mode的转换时序
静态检查项目：
- 确认所有分频器在ac_test_mode下被旁路
- 检查PAD控制寄存器是否被正确排除在扫描链外
- 验证时钟选择逻辑的优先级顺序
在最近的一个项目中，我们通过改进的DFT检查流程，提前发现了3处可能影响测试的时钟配置问题，避免了可能导致的测试覆盖率损失和额外的测试时间成本。