从一次仿真失败说起：深入理解DFTC中OCC与PLL级联的‘自由运行’时钟约束
从一次仿真失败说起：深入理解DFTC中OCC与PLL级联的‘自由运行’时钟约束
那天深夜，当我盯着后仿真波形中纹丝不动的UPLL2输出时钟信号时，咖啡杯里的液体早已冷透。明明按照DFTC手册一步步插入了OCC控制器，为什么第二个PLL就像罢工了一样拒绝工作？这个看似简单的时钟树问题，最终让我对DFT约束有了颠覆性的认知——原来我们习以为常的"级联PLL"概念，在测试模式下藏着致命的陷阱。
1. 当OCC遇上PLL：自由运行时钟的生死线
在常规功能模式下，工程师们习惯将级联PLL看作简单的时钟传递链路：UPLL1接收外部参考时钟并输出稳定信号，UPLL2则将该信号作为输入参考进行二次锁相。这种认知在DFT场景下却会导致灾难性误解——测试模式下每个PLL的参考时钟必须保持绝对自由运行（free-run），任何阻塞都会直接"窒息"PLL的振荡机制。
1.1 那个致命的OCC插入点
回顾我的错误配置：直接在UPLL1的输出端插入OCC控制器。这看似符合常规时钟门控逻辑，实则触发了以下连锁反应：
// 错误配置示例 create_clock_controller -name OCC1 -clock UPLL1_out create_clock_controller -name OCC2 -clock UPLL2_out- 物理层面：OCC1的使能信号在测试模式下会阻断UPLL1到UPLL2的时钟路径
- 协议层面：UPLL2的参考时钟引脚被错误识别为可控时钟域
- 结果表现：后仿真中UPLL2输出保持低电平，如同未上电
关键发现：PLL输入参考时钟在DFT视角下必须永远保持自由运行属性，这与功能模式下时钟网络的常规管理存在本质冲突。
1.2 隔离缓冲器的救赎之道
解决方案的核心在于物理隔离与逻辑解耦的协同设计。通过在下图所示位置插入特殊缓冲器U1，我们实现了双重保护：
![时钟网络结构] UPLL1 → U1 → OCC1 → 功能时钟树 ↘ UPLL2 (参考时钟路径)
缓冲器关键属性配置：
| 属性 | 值 | 作用 |
|---|---|---|
| dont_touch | true | 防止综合工具优化 |
| drive_strength | 4x | 确保PLL输入信号质量 |
| clock_gate_aware | false | 避免被识别为时钟门控单元 |
# 正确配置脚本片段 set_buffer_options -cell U1 -dont_touch true create_clock_controller -name OCC1 -clock [get_pins U1/Y]2. 级联的真相：时钟路径依赖图谱
传统"级联"概念容易让人产生线性流水线的错觉，而实际上PLL之间的时钟传递在DFT视角下需要建模为星型拓扑。UPLL1输出的时钟信号需要同时满足：
- 作为功能时钟被OCC管理
- 作为UPLL2参考时钟保持自由运行
- 可能存在的其他PLL或时钟分频器需求
2.1 测试协议中的时钟域声明
正确的SDC约束需要显式区分两种时钟属性：
# 自由运行时钟声明 set_clock_groups -physically_exclusive \ -group {UPLL1_ref UPLL2_ref} \ -group {OCC1_ctrl} # 测试协议特殊声明 set_test_clock -pin UPLL2/REFCLK -free_run常见误区对比表：
| 错误认知 | 实际情况 | 后果 |
|---|---|---|
| PLL级联=时钟门控级联 | PLL输入必须独立于时钟控制网络 | 下级PLL失效 |
| OCC插入点仅考虑功能路径 | 需同步分析测试模式时钟路径 | 测试覆盖率下降 |
| 自由运行=无需管理 | 需要特殊声明和保护机制 | 工具优化导致电路损坏 |
3. DFT补偿电路的设计哲学
那个深夜问题的最终解决方案，体现了DFT设计的核心矛盾：可控性与稳定性的博弈。隔离缓冲器U1本质上是在OCC控制域与PLL自由运行域之间建立的"防火墙"，其设计考量包含多个维度：
3.1 时序参数平衡术
缓冲器的插入需要精细计算以下参数：
- 建立/保持时间裕量（尤其关注UPLL2的输入时钟质量）
- 时钟偏斜控制（避免引入过大延迟）
- 功耗与面积开销（通常需额外约束）
# 缓冲器时序约束示例 set_max_delay -from UPLL1/OUT -to UPLL2/REFCLK 0.5ns set_min_delay -from UPLL1/OUT -to UPLL2/REFCLK 0.2ns3.2 物理实现的暗礁
即使逻辑设计正确，物理实现阶段仍可能遭遇：
- 布局布线导致的意外缓冲器旁路
- 电源噪声影响时钟信号完整性
- 跨电压域时钟传递问题
经验法则：在UPLL输出端口附近手动放置隔离缓冲器，并添加keepout区域约束。
4. 从失败中重构DFT思维模型
这次调试经历彻底改变了我的DFT实施方法论。现在面对任何时钟网络设计，我都会建立三重验证框架：
- 功能模式验证：常规时序分析和时钟树综合
- 测试模式验证：显式检查所有PLL参考时钟的自由运行属性
- 模式切换验证：重点监控OCC使能信号与PLL锁定状态的交互
现代DFT工具链的最佳实践流程：
graph TD A[RTL设计] --> B{是否含PLL?} B -->|Yes| C[标记PLL参考时钟为free-run] B -->|No| D[常规OCC插入] C --> E[插入隔离缓冲器] E --> F[添加dont_touch约束] F --> G[生成测试协议] G --> H[后仿真相干性检查]这个看似简单的OCC插入规则，实则揭示了数字IC设计中最为深刻的矛盾——我们总是在控制与释放之间寻找微妙的平衡。当最后一次后仿真通过时，我忽然意识到：优秀的DFT工程师不是规则的盲从者，而是懂得在约束框架下为电路保留必要自由度的架构艺术家。