基于FPGA的永磁同步电机复合滑模无速度传感器控制【附代码】

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（1）复合滑模观测器设计改进：

针对永磁同步电机在恶劣环境下编码器易损坏的问题，设计了一种结合锁相环的复合滑模观测器。滑模面定义为电流误差函数s = i_alpha_hat - i_alpha。采用饱和函数代替传统符号函数以削弱抖振，边界层厚度设为0.05。由滑模观测器得到的反电动势中包含转子位置信息，但含有高频噪声。因此级联一个三阶锁相环对反电动势进行滤波和相位跟踪，锁相环的环路滤波器参数k_p=500, k_i=5000，能够快速锁定转速变化。观测器中的电机模型采用扩展反电动势形式，将凸极效应引起的电感差异纳入扰动项。通过李雅普诺夫定理证明了观测器的稳定性。在1000rpm稳态运行时，位置估计误差小于2度电角度，与传统滑模观测器相比抖振幅度降低了65%。

（2）自抗扰控制器取代转速环PI控制：

为了改善速度超调和抗干扰性能，将自抗扰控制器应用于转速环。自抗扰控制器包括跟踪微分器、扩张状态观测器以及非线性状态误差反馈。跟踪微分器安排过渡过程，给定阶跃参考转速时自动生成平滑的加速度受限曲线，避免突加给定引起的电流冲击。扩张状态观测器将负载转矩和模型不确定性作为总扰动进行估计，并前馈补偿。观测器参数β01=100, β02=300, β03=1000。非线性反馈采用fal函数，其中α=0.75, δ=0.01。实验对比显示，自抗扰控制下电机的转速超调从PI控制的15%下降到2%，并且当负载转矩从0.5Nm突变到1.5Nm时，转速最大跌落从120rpm减少到35rpm，恢复时间从0.8s缩短到0.2s。

（3）FPGA硬件实现与Verilog模块化设计：

以Xilinx Artix-7系列FPGA为主控芯片，系统时钟50MHz。设计了模块化Verilog代码：Clark/Park变换模块采用并行乘法器流水线结构，三个时钟周期完成一次坐标变换；滑模观测器模块实现了饱和函数和离散状态方程，采用定点Q16格式数据，精度满足控制要求；电流环的PI控制器用32位累加器实现积分分离；转速环的自抗扰控制器则调用CORDIC算法计算三角函数。所有模块在单个FPGA芯片内集成，无需外部AD采样芯片，直接使用FPGA内置的XADC模块采集相电流。实验平台连接一台400W永磁同步电机，电流环更新频率20kHz，转速环1kHz。在无速度传感器模式下，电机从0加速到3000rpm全过程稳定，稳态转速波动±4rpm。

module pmsm_control( input clk, rst, input [15:0] i_alpha, i_beta, v_alpha, v_beta, output reg [15:0] theta_hat, omega_hat ); parameter Ts = 20'd10000; // 50MHz下20kHz，周期计数 reg [31:0] cnt; reg [15:0] i_alpha_hat, i_beta_hat; reg [15:0] e_alpha, e_beta; reg [15:0] z_alpha, z_beta; wire signed [15:0] sat_e_alpha = (e_alpha > 16'd50) ? 16'd50 : ((e_alpha < -16'd50) ? -16'd50 : e_alpha); always @(posedge clk or posedge rst) begin if (rst) begin i_alpha_hat <= 0; i_beta_hat <= 0; z_alpha <= 0; z_beta <= 0; end else if (cnt == Ts) begin cnt <= 0; e_alpha = i_alpha - i_alpha_hat; e_beta = i_beta - i_beta_hat; z_alpha = z_alpha + (sat_e_alpha) * 16'd100; z_beta = z_beta + (sat_e_beta ) * 16'd100; i_alpha_hat <= i_alpha_hat + Ts*( -16'd32768*i_alpha_hat + v_alpha + z_alpha); i_beta_hat <= i_beta_hat + Ts*( -16'd32768*i_beta_hat + v_beta + z_beta); // 锁相环估计角度 theta_hat <= theta_hat + omega_hat * Ts; omega_hat <= omega_hat + 500* ( -z_alpha*$cos(theta_hat) - z_beta*$sin(theta_hat)); end else cnt <= cnt+1; end endmodule // 自抗扰控制器Verilog片段 module adrc_speed( input clk, rst, input signed [31:0] ref, fb, output signed [31:0] u ); reg signed [31:0] v1, v2, e1, e2, z1, z2, z3; always @(posedge clk) begin e1 = v1 - fb; e2 = v2 - z2; v1 <= v1 + 0.01*v2; v2 <= v2 + 0.01*fst(ref - v1, v2, 1000); z1 <= z1 + 0.01*(z2 - 100*e1); z2 <= z2 + 0.01*(z3 - 300*e1 + u); z3 <= z3 + 0.01*(-1000*e1); u <= 20*fal(e1,0.75,0.01) + 5*fal(e2,0.75,0.01) - z3; end endmodule

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