手把手教你用Zynq和AD9361官方例程实现一个简单的SDR收发链路（含DMA配置与数据解析）
基于Zynq与AD9361的SDR收发链路实战指南
在当今无线通信技术飞速发展的背景下，软件定义无线电(SDR)因其灵活性和可重构性成为研究热点。AD9361作为一款高性能、高集成度的射频收发器，配合Xilinx Zynq SoC的强大处理能力，为开发者提供了快速实现SDR系统的理想平台。本文将深入探讨如何利用官方NOOS例程，从零开始构建完整的收发链路，涵盖硬件配置、DMA数据传输、缓存一致性处理等关键环节，并通过实际数据采集与分析验证系统功能。
1. 开发环境搭建与硬件初始化
1.1 硬件平台选型与连接
常见的AD9361评估板包括FMCOMMS2/3/4/5系列，它们均采用FMC接口与Zynq开发板连接。以ZC706+FMCOMMS4组合为例，硬件连接需注意：
- 确保FMC连接器牢固锁定
- 检查电源跳线设置（3.3V或5V）
- 确认时钟源选择（板载TCXO或外部参考）
硬件连接完成后，通过USB转UART适配器连接开发板的串口，用于调试信息输出。典型的串口配置参数为：
波特率：115200 数据位：8 停止位：1 无校验1.2 软件工具链准备
开发环境需要以下组件：
- Vivado Design Suite（版本建议2018.3或更高）
- Xilinx SDK（与Vivado配套版本）
- ADI官方Linux镜像或NOOS框架
- MATLAB（用于后期数据分析）
在Vivado中创建工程时，需导入ADI提供的HDL参考设计，主要包含以下IP核：
| IP核名称 | 功能描述 |
|---|---|
| axi_ad9361 | AD9361接口控制 |
| axi_dmac | DMA控制器 |
| util_ad9361_tdd | TDD模式控制 |
2. NOOS例程解析与定制化修改
2.1 工程结构剖析
ADI提供的NOOS例程采用模块化设计，主要源文件包括：
main.c：应用入口，实现初始化流程ad9361.c：射频参数配置核心axi_ad9361.c：HDL IP核驱动dma.c：数据传输控制
关键数据结构关系如下图所示：
ad9361_phy (设备实例) ├── pdata (平台参数) ├── spi (控制接口) ├── adc_conv (ADC配置) └── clks (时钟管理)2.2 射频参数配置实战
AD9361的灵活配置是其核心优势，典型参数设置如下：
struct ad9361_init_param default_init_param = { .rx_synthesizer_frequency_hz = 2400000000, // 2.4GHz接收频率 .tx_synthesizer_frequency_hz = 2500000000, // 2.5GHz发射频率 .reference_clock_frequency_hz = 40000000, // 40MHz参考时钟 .rx_rf_bandwidth_hz = 20000000, // 20MHz接收带宽 .tx_rf_bandwidth_hz = 20000000, // 20MHz发射带宽 .rx_lo_powerdown = 0, // 接收LO使能 .tx_lo_powerdown = 0 // 发射LO使能 };滤波器配置是性能优化的关键，官方提供多种预设方案：
// 接收滤波器配置示例 int32_t rx_fir_config[8] = { -69, -136, -48, 232, 432, 232, -48, -136 }; ad9361_set_rx_fir_config(ad9361_phy, rx_fir_config); // 发射滤波器配置示例 int32_t tx_fir_config[8] = { -16, -96, -78, 129, 354, 129, -78, -96 }; ad9361_set_tx_fir_config(ad9361_phy, tx_fir_config);3. DMA数据传输与缓存管理
3.1 发送通道DMA配置
通过DMA发送数据需要完成以下步骤：
- 内存准备：在DDR中填充IQ数据
#define DAC_DDR_BASEADDR 0x1F000000 for(int i=0; i<1024; i++) { int32_t i_data = (int16_t)(32767 * sin(2*M_PI*i/1024)); int32_t q_data = (int16_t)(32767 * cos(2*M_PI*i/1024)); Xil_Out32(DAC_DDR_BASEADDR + i*4, (i_data<<16) | (q_data&0xFFFF)); }- DMA控制器初始化
dac_dma_write(AXI_DMAC_REG_CTRL, 0); // 复位DMA dac_dma_write(AXI_DMAC_REG_CTRL, AXI_DMAC_CTRL_ENABLE); // 使能通道 dac_dma_write(AXI_DMAC_REG_FLAGS, DMAC_FLAGS_CYCLIC); // 循环模式 dac_dma_write(AXI_DMAC_REG_SRC_ADDRESS, DAC_DDR_BASEADDR); dac_dma_write(AXI_DMAC_REG_X_LENGTH, 1024*4 - 1); // 数据长度 dac_dma_write(AXI_DMAC_REG_START_TRANSFER, 0x1); // 启动传输- 缓存一致性处理
Xil_DCacheFlush(); // 确保数据写入物理内存3.2 接收通道数据采集
接收流程与发送类似，但需注意缓存失效操作：
#define ADC_DDR_BASEADDR 0x1F100000 adc_capture(16384, ADC_DDR_BASEADDR); // 采集16K样本 // 使缓存失效以获取最新数据 Xil_DCacheInvalidateRange(ADC_DDR_BASEADDR, 16384*4);接收数据解析示例：
for(int i=0; i<1024; i++) { uint32_t data = Xil_In32(ADC_DDR_BASEADDR + i*4); int16_t i_val = (data >> 16) & 0xFFFF; int16_t q_val = data & 0xFFFF; printf("%d,%d\n", i_val, q_val); }4. 系统验证与性能优化
4.1 自发自收测试方案
完整的验证流程包括：
- 配置发射通道参数（频率、增益、带宽）
- 通过DMA发送测试信号（如单音、QPSK）
- 配置接收通道参数（与发射匹配）
- 采集接收数据并存储
- 离线分析信号质量
测试信号生成建议：
% MATLAB测试信号生成 fs = 30.72e6; % 采样率 t = 0:1/fs:1e-3; % 1ms时长 f_tx = 1e6; % 1MHz单音 tx_signal = round(32767*exp(1j*2*pi*f_tx*t)); csvwrite('tx_data.csv', [real(tx_signal)' imag(tx_signal)']);4.2 常见问题排查指南
下表总结了开发中的典型问题及解决方案：
| 现象 | 可能原因 | 排查方法 |
|---|---|---|
| 无射频输出 | 发射通道未使能 | 检查TX LO Power Down位 |
| 接收信号失真 | 增益设置不当 | 调整RX增益控制参数 |
| DMA传输失败 | 缓存不一致 | 添加Flush/Invalidate操作 |
| 数据对齐错误 | 地址未32字节对齐 | 确保地址符合缓存行要求 |
| 采样时钟失锁 | 参考时钟不稳定 | 测量时钟源质量 |
4.3 性能优化技巧
实时性优化：
- 使用AXI Stream接口替代DMA
- 启用PL端硬件加速
- 优化中断处理延迟
射频性能优化：
- 精细校准LO泄漏
- 优化滤波器系数
- 调整IQ平衡参数
资源利用率优化：
// 示例：AXI Stream接口简化 module ad9361_if #( parameter DATA_WIDTH = 32 )( input clk, input reset_n, axi4_stream_if.slave rx_data, axi4_stream_if.master tx_data ); // 直接数据通路实现 assign tx_data.tdata = rx_data.tdata; assign tx_data.tvalid = rx_data.tvalid; assign rx_data.tready = tx_data.tready; endmodule5. 高级应用扩展
5.1 多片同步技术
对于MIMO等需要多片AD9361协同工作的场景，关键同步技术包括：
- LO同步：采用外部LO分配方案
- 基带同步：使用SYNC_IN/OUT信号
- 数据对齐：时间戳标记
同步配置示例：
// 主设备配置 gpio_set_value(SYNC_OUT_PIN, 1); mdelay(1); gpio_set_value(SYNC_OUT_PIN, 0); // 从设备配置 while(gpio_get_value(SYNC_IN_PIN) == 0); start_capture();5.2 实时信号处理集成
将Zynq PS与PL协同工作，实现实时处理：
PS端处理：
- 运行GNU Radio等框架
- 实现控制算法
- 处理低速数据
PL端加速：
-- 示例：FPGA数字下变频 process(clk) begin if rising_edge(clk) then if reset = '1' then mix_i <= (others => '0'); mix_q <= (others => '0'); else mix_i <= adc_i * nco_i - adc_q * nco_q; mix_q <= adc_i * nco_q + adc_q * nco_i; end if; end if; end process;5.3 系统功耗管理
AD9361提供多种省电模式，可通过以下方式优化功耗：
// 低功耗模式配置 ad9361_set_tx_monitor_control(ad9361_phy, TX_MONITOR_LOW_POWER_MODE, 1); // 动态功率调整 ad9361_set_tx_power(ad9361_phy, get_current_power_level());实际项目中，根据信号环境和性能需求，可以灵活组合这些技术构建符合特定需求的SDR系统。从简单的频谱监测到复杂的5G原型验证，AD9361+Zynq平台都能提供可靠的硬件基础。