SRAM-CIM加速线性衰减脉冲神经网络的设计与实现

1. SRAM-CIM加速线性衰减脉冲神经网络的设计背景

脉冲神经网络（SNN）作为第三代神经网络模型，其生物启发的特性使其在能效方面展现出显著优势。与传统人工神经网络不同，SNN采用基于事件的脉冲通信机制，这种异步处理方式能够充分利用输入数据的时空稀疏性。在硬件实现层面，计算内存（CIM）架构通过将计算单元直接嵌入存储阵列，有效解决了传统冯诺依曼架构中数据搬运带来的能耗问题。

然而，现有SNN硬件加速器面临一个关键瓶颈：虽然突触运算（W×I）可以通过CIM架构实现O(1)复杂度的并行处理，但神经元膜电位的状态更新仍然需要O(N)的串行操作。这种不匹配使得状态更新成为限制SNN推理吞吐量和能效的主要因素。具体来说，每个时间步长内，神经元膜电位需要经历"衰减-积累-发放"的完整过程，其中指数衰减模型的计算复杂度尤其突出。

关键观察：在典型SNN推理过程中，状态更新操作消耗的能量可达总能耗的40-60%，成为制约系统能效提升的主要瓶颈。

2. 线性衰减LIF神经元的算法创新

2.1 从指数衰减到线性衰减的转换

传统LIF神经元的膜电位动态遵循微分方程：

τm(dVmem/dt) = -Vmem + ΣW·Sin

其离散时间更新公式为：

Vmem[t+1] = αVmem[t] + ΣW·Sin[t] (α≈e^(-Δt/τm))

这种指数衰减模型在硬件实现时需要乘法器或查找表，导致较高的面积和功耗开销。我们的核心创新在于将其简化为线性衰减模型：

Vmem[t+1] = Vmem[t] - β + ΣW·Sin[t]

其中β为可学习的衰减参数。这种转换将计算复杂度从乘法降为加法，同时保持了动态特性的表达能力。

2.2 可学习衰减参数的训练方法

为了使线性衰减模型适应不同网络层次的需求，我们采用分层共享的衰减参数策略：

1. 前向传播时，每层的β值作为超参数参与膜电位更新
2. 反向传播时，通过梯度下降更新β值：

   ∂L/∂β = Σ(∂L/∂Vmem[t])(-1)

3. 采用权重约束确保β值在合理范围内（通常0≤β≤1）

实验表明，这种可学习机制能使网络自动调整各层的时序动态特性。如图5所示，在不同数据集上学习到的β值呈现明显差异：N-MNIST任务中β≈0.5-0.6，而SHD任务中甚至出现负值β，反映了不同模态数据对神经元动态特性的差异化需求。

3. SRAM-CIM硬件架构设计

3.1 整体架构概述

如图2所示，我们的加速器采用模块化设计，包含三个关键组件：

1. MAC模块：32个并行SRAM计算块，每个包含256×4的6T SRAM单元阵列
2. 缩放模块：将MAC输出调整到膜电位动态范围
3. LD-LIF模块：实现线性衰减和脉冲发放逻辑

特别设计的8T SRAM单元支持独立的读写端口，避免了传统6T SRAM的访问冲突问题。权重采用4位量化，输入脉冲为1位，在面积和精度间取得良好平衡。

3.2 膜电位存储与更新电路

膜电位单元的核心创新在于其乒乓操作机制（图3）：

1. 存储结构：每个10位膜电位分散在两个8T SRAM（VMEM_A和VMEM_B）中
2. 处理元件(PE)：包含全加器和多路选择器，支持三种运算模式：
   • MAC累加（+MAC）
   • 衰减与阈值比较（-(DCY+TH)）
   • 阈值恢复（+TH）

更新过程通过三个时钟周期完成：

周期1：Vmid = Vinit + MAC → 存入VMEM_B 周期2：V'mid = Vmid - (DCY+TH) → 存入VMEM_A 周期3：根据符号位决定： 若V'mid<0：Vfinal = V'mid + TH 否则：Vfinal = 0（发放脉冲）

这种设计通过巧妙的时序安排，将比较操作转化为符号位检测，省去了显式的比较器电路。实测显示，单个膜电位更新仅需7ns（0.9V供电），32个并行更新总延迟21ns。

4. 实现效果与性能对比

4.1 精度保持能力

我们在三个基准数据集上评估了LD-LIF模型的精度：

• N-MNIST（MLP-1）：97.95%→96.99%（下降0.96%）
• SHD（MLP-2）：78.80%→77.69%（下降1.11%）
• DVS Gesture（CNN）：91.67%→91.29%（下降0.38%）

结合4位权重量化后，总精度损失控制在1.5%以内，证明线性衰减对网络性能影响有限。图6的脉冲发放模式分析显示，LD-LIF仍能保持关键时间点的脉冲同步特性。

4.2 能效提升表现

与传统数字LIF实现相比，我们的设计展现出显著优势：

• 延迟：21ns vs 640ns（提升30倍）
• 能效：15.5pJ vs 80.256pJ（提升5.2倍）

表1展示了与最新研究的对比结果：

• 单次突触操作(SOP)能耗：0.09pJ
• 能效密度：20.7TOPS/W
• 相比现有方案实现1.1-16.7倍能效提升

5. 实际部署中的工程考量

5.1 工艺角变化补偿

由于SRAM单元特性受工艺波动影响，我们建议：

1. 采用自适应体偏置技术稳定读写裕度
2. 为膜电位单元设计专门的时序余量监控电路
3. 对衰减参数β进行片上校准

5.2 温度管理策略

温度变化会影响SRAM的保持特性和模拟电路精度：

• 在25-85℃范围内，β值漂移应控制在±5%以内
• 建议集成温度传感器动态调整供电电压

5.3 规模扩展方案

对于大规模SNN部署，可采用：

1. 分块设计：将大网络分解为多个可独立运行的CIM宏
2. 脉冲路由网络：采用分层仲裁机制减少通信开销
3. 近内存计算：在SRAM阵列附近部署少量高精度计算单元处理特殊层

我们在65nm工艺下实现的测试芯片包含32个神经元和8,192个突触，面积效率达到16.3TOPS/mm²。实测显示，运行N-MNIST分类任务时，系统功耗仅为1.2mW@100fps，充分证明了该架构的边缘计算潜力。