FPGA实战：用Verilog三段式状态机设计一个序列检测器（附Modelsim仿真与上板测试）

FPGA实战：用Verilog三段式状态机设计序列检测器（附Modelsim仿真与上板测试）

在数字电路设计中，状态机是实现复杂控制逻辑的核心工具之一。本文将带领读者完成一个完整的FPGA项目——设计一个能够检测特定序列（如1001）的状态机。不同于理论讲解，我们将从需求分析开始，逐步实现状态图绘制、Verilog代码编写、Modelsim仿真验证，最终在真实FPGA开发板上进行测试。这个过程中，你会深刻理解三段式状态机的优势，并掌握将其应用于实际项目的完整流程。

1. 项目需求分析与状态机设计

序列检测是数字系统中常见的功能需求，例如在通信协议中识别特定的同步头，或在数据流中查找关键模式。我们以检测"1001"序列为例，首先需要明确设计规格：

• 输入：1位串行数据data_in，每个时钟周期输入1比特
• 输出：当检测到完整"1001"序列时，detect信号拉高1个时钟周期
• 复位：异步复位将状态机恢复到初始状态

1.1 状态转移图设计

采用Moore型状态机设计，其输出仅取决于当前状态。对于"1001"序列检测，我们需要5个状态：

1. IDLE：初始状态，未检测到任何匹配位
2. S1：已检测到第一个'1'
3. S10：已检测到"10"
4. S100：已检测到"100"
5. DETECT：完整检测到"1001"

状态转移条件由输入数据决定。例如，在IDLE状态下，当输入为'1'时转移到S1状态，否则保持在IDLE。

1.2 状态编码选择

对于FPGA实现，推荐使用one-hot编码，原因如下：

One-hot编码在FPGA中优势明显，因为：

• 状态比较只需检测单个比特，组合逻辑简单
• 充分利用FPGA丰富的触发器资源
• 有利于时序收敛和高速运行

2. Verilog三段式实现详解

三段式状态机是工业界广泛采用的编码风格，它将状态转移、次态逻辑和输出逻辑明确分离，提高代码可读性和可维护性。

2.1 模块定义与参数声明

module sequence_detector ( input clk, input reset_n, // 低电平有效异步复位 input data_in, // 串行输入数据 output reg detect // 检测成功标志 ); // 状态定义（one-hot编码） localparam IDLE = 5'b00001; localparam S1 = 5'b00010; localparam S10 = 5'b00100; localparam S100 = 5'b01000; localparam DETECT = 5'b10000; reg [4:0] current_state, next_state;

2.2 第一段：状态寄存器时序逻辑

这部分用同步时序电路描述状态转移，确保状态变化发生在时钟边沿：

always @(posedge clk or negedge reset_n) begin if (!reset_n) begin current_state <= IDLE; // 异步复位 end else begin current_state <= next_state; // 状态转移 end end

2.3 第二段：次态组合逻辑

这部分用组合逻辑确定状态转移条件，注意使用always @(*)确保敏感列表完整：

always @(*) begin case (current_state) IDLE: next_state = data_in ? S1 : IDLE; S1: next_state = data_in ? S1 : S10; S10: next_state = data_in ? S1 : S100; S100: next_state = data_in ? DETECT : IDLE; DETECT: next_state = data_in ? S1 : S10; default: next_state = IDLE; endcase end

2.4 第三段：输出时序逻辑

输出寄存器化可以消除组合逻辑毛刺，这是三段式的关键优势：

always @(posedge clk or negedge reset_n) begin if (!reset_n) begin detect <= 1'b0; end else begin detect <= (next_state == DETECT); // 提前一拍准备输出 end end

注意：输出逻辑基于next_state而非current_state，这样可以确保输出与状态变化严格同步，避免时序问题。

3. Modelsim仿真验证

仿真验证是FPGA开发中不可或缺的环节，它能帮助我们在上板前发现设计缺陷。

3.1 测试平台搭建

创建测试模块tb_sequence_detector，生成激励信号并监控输出：

`timescale 1ns/1ps module tb_sequence_detector; reg clk, reset_n, data_in; wire detect; // 实例化被测设计 sequence_detector uut (.*); // 时钟生成（100MHz） initial begin clk = 0; forever #5 clk = ~clk; end // 测试用例 initial begin reset_n = 0; data_in = 0; #20 reset_n = 1; // 测试序列：1001（应检测到） #10 data_in = 1; // 1 #10 data_in = 0; // 0 #10 data_in = 0; // 0 #10 data_in = 1; // 1（检测） // 测试干扰序列：1101（不应检测） #10 data_in = 1; #10 data_in = 1; #10 data_in = 0; #10 data_in = 1; #100 $finish; end // 波形记录 initial begin $dumpfile("wave.vcd"); $dumpvars(0, tb_sequence_detector); end endmodule

3.2 关键仿真结果分析

在Modelsim中运行仿真后，重点关注以下场景：

1. 正常序列检测：输入1001后，detect信号应准确拉高一个周期
2. 干扰序列：输入1101时，detect信号应保持低电平
3. 复位功能：复位期间detect信号应为低，状态机回到IDLE
4. 时序关系：确保detect信号与时钟上升沿严格对齐

如果发现detect信号出现毛刺或时序不对齐，可能需要检查：

• 输出是否确实寄存器化
• 状态编码是否存在竞争冒险
• 组合逻辑是否过于复杂

4. FPGA上板实现与调试

完成仿真验证后，下一步是将设计部署到实际FPGA开发板。

4.1 工程创建与约束文件

以Xilinx Vivado为例，关键步骤包括：

1. 创建新工程，选择正确的FPGA型号
2. 添加Verilog源文件和仿真文件
3. 编写约束文件（XDC）定义时钟和引脚：

# 时钟约束（100MHz） create_clock -period 10 [get_ports clk] # 引脚分配 set_property PACKAGE_PIN E3 [get_ports clk] set_property PACKAGE_PIN D4 [get_ports reset_n] set_property PACKAGE_PIN F5 [get_ports data_in] set_property PACKAGE_PIN G6 [get_ports detect]

4.2 常见硬件问题与解决方案

在实际硬件调试中可能会遇到以下问题：

4.3 逻辑分析仪调试技巧

使用嵌入式逻辑分析仪（如Xilinx的ILA）可以实时观察信号：

1. 在Vivado中插入ILA IP核，监控关键信号
2. 设置触发条件，如detect==1时捕获波形
3. 观察状态转移与输入数据的时序关系
4. 测量从输入变化到输出响应的实际延迟

如果发现实际硬件行为与仿真不一致，通常需要检查：

• 时钟是否干净稳定
• 输入信号是否满足建立保持时间
• 是否存在跨时钟域问题
• 电源噪声是否影响电路稳定性

5. 高级优化与扩展

掌握了基础实现后，可以考虑以下进阶优化：

5.1 流水线化处理

对于高速数据流，可以采用流水线技术提高吞吐量：

// 输入寄存器级 always @(posedge clk) begin data_in_dly <= data_in; end // 修改状态机使用延迟后的输入 always @(*) begin case (current_state) IDLE: next_state = data_in_dly ? S1 : IDLE; // ...其他状态转移 endcase end

5.2 参数化设计

将序列模式设为参数，增强模块复用性：

module sequence_detector #( parameter PATTERN = 4'b1001 ) ( // 端口定义不变 ); // 根据PATTERN自动生成状态转移逻辑 always @(*) begin case (current_state) IDLE: next_state = (data_in == PATTERN[3]) ? S1 : IDLE; S1: next_state = (data_in == PATTERN[2]) ? S10 : ((data_in == PATTERN[3]) ? S1 : IDLE); // ...其他状态 endcase end

5.3 多模式并行检测

通过状态机复制实现多序列同时检测：

// 检测"1001"和"1101"两个序列 reg [4:0] current_state_1001, next_state_1001; reg [4:0] current_state_1101, next_state_1101; reg detect_1001, detect_1101; // 分别实例化两个状态机 always @(posedge clk) begin if (!reset_n) begin current_state_1001 <= IDLE; current_state_1101 <= IDLE; end else begin current_state_1001 <= next_state_1001; current_state_1101 <= next_state_1101; end end // 输出逻辑 assign detect = detect_1001 | detect_1101;

在实际项目中，状态机的设计选择需要权衡面积、速度和功耗。三段式状态机虽然代码量稍多，但其清晰的架构和可靠的时序特性使其成为大多数FPGA项目的首选方案。