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HDLbits进阶实战：FSM与移位寄存器在复杂时序电路中的四种设计范式

news 2026/5/10 22:47:46

1. 有限状态机与移位寄存器协同设计基础

在数字电路设计中，有限状态机（FSM）和移位寄存器就像是一对黄金搭档。FSM负责控制流程，而移位寄存器则擅长处理数据流。当它们配合使用时，可以解决许多复杂的时序逻辑问题。

我刚开始学习Verilog时，总觉得状态机就是状态机，寄存器就是寄存器，直到在HDLbits上遇到那道经典的"FSM: Enable shift register"题目，才真正理解它们的协同威力。这道题要求设计一个电路，在复位信号有效时输出shift_ena为高电平，复位撤销后保持4个时钟周期的高电平，然后变为低电平。

最直观的解法当然是使用状态机。定义5个状态：S0到S4。复位时进入S0，之后每个时钟周期切换到下一个状态，到S4后保持不变。shift_ena在S0-S3时为高电平。这种解法思路清晰，但代码量稍大，需要完整的状态机框架。

2. 四种设计范式详解

2.1 状态机标准解法

标准状态机解法的核心在于明确定义每个状态的行为。在Verilog中，我们通常使用两个always块来实现：一个用于状态转移，一个用于状态逻辑。

parameter S0=0, S1=1, S2=2, S3=3, S4=4; reg [2:0] current_state, next_state; always @(posedge clk) begin if(reset) current_state <= S0; else current_state <= next_state; end always @(*) begin case(current_state) S0: next_state = S1; S1: next_state = S2; S2: next_state = S3; S3: next_state = S4; S4: next_state = S4; default: next_state = S4; endcase end assign shift_ena = (current_state != S4);

这种写法的优点是状态转换一目了然，适合复杂的状态逻辑。但缺点是当周期数很多时，需要定义大量状态，代码会变得冗长。

2.2 计数器巧妙解法

第二种解法使用了计数器，这是我个人最喜欢的一种方式。它巧妙地利用shift_ena信号自身作为计数使能，形成了一个自洽的系统。

reg [3:0] counter; reg shift_ena; always @(posedge clk) begin if(reset) begin counter <= 0; shift_ena <= 1; end else if(shift_ena) begin if(counter == 3) begin counter <= 0; shift_ena <= 0; end else counter <= counter + 1; end end

这种解法的精妙之处在于：

shift_ena为1时才计数
计数到3时自动关闭shift_ena
shift_ena关闭后计数器自然停止

我在实际项目中发现，这种设计不仅代码简洁，而且资源占用少，特别适合需要精确控制脉冲个数的场景。

2.3 寄存器链解法

第三种方法采用了移位寄存器链的设计思路，通过将信号依次传递来实现定时。

reg [3:0] shift_reg; always @(posedge clk) begin if(reset) shift_reg <= 4'b1111; else shift_reg <= {shift_reg[2:0], 1'b0}; end assign shift_ena = |shift_reg;

这种设计的特点是：

复位时将寄存器链全部置1
每个时钟周期左移一位，最低位补0
只要寄存器链中还有1，shift_ena就保持高电平

实测发现这种设计会产生组合逻辑毛刺，在对时序要求严格的场合要谨慎使用。但在某些低速场景下，它的硬件效率非常高。

2.4 暴力计数器解法

最后一种方法我称之为"暴力解法"，它使用一个大计数器来实现功能。

reg [31:0] counter; always @(posedge clk) begin if(reset) counter <= 0; else counter <= counter + 1; end assign shift_ena = (counter < 4);

这种方法的优点是实现简单，但缺点也很明显：

计数器位宽过大，浪费资源
依赖全局计数器，不利于模块化设计
当需要修改脉冲宽度时不够灵活

在实际工程中，除非是临时测试，否则不建议采用这种设计方式。

3. 设计范式的比较与选型

3.1 代码复杂度对比

为了更直观地比较四种方法，我整理了一个对比表格：

设计方法	代码行数	寄存器用量	组合逻辑复杂度
标准状态机	15-20	中等	中等
计数器法	10-15	较少	简单
寄存器链	5-10	较少	复杂(有毛刺)
暴力计数器	3-5	很多	简单

从表格可以看出，计数器法在各方面表现都比较均衡，这也是为什么我在实际项目中经常采用这种方法。

3.2 时序特性分析

每种设计方法的时序特性也各不相同：

状态机方案：时序最干净，建立保持时间容易满足
计数器方案：时序较好，但要注意计数器使能信号的质量
寄存器链：由于最后的或逻辑，容易产生毛刺
暴力计数器：虽然时序干净，但资源占用不合理

在高速设计场景下，我通常会选择状态机方案，虽然代码量稍大，但时序最可靠。而在资源受限的低速场景，寄存器链方案可能更合适。

3.3 工程适用场景

根据我的项目经验，这四种方法各有最适合的应用场景：

状态机方案：适合复杂的状态转换，特别是需要处理多种输入条件的情况
计数器方案：适合精确控制脉冲数量的场合，如外设接口时序控制
寄存器链：适合低速、对毛刺不敏感的内部信号生成
暴力计数器：基本不推荐用于实际产品，可用于快速原型验证

4. 进阶应用与实战技巧

4.1 参数化设计

在实际工程中，我们经常需要调整使能信号的持续时间。这时可以采用参数化设计，使代码更加灵活。

module shift_ena_generator #( parameter PULSE_WIDTH = 4 )( input clk, input reset, output shift_ena ); reg [31:0] counter; always @(posedge clk) begin if(reset) begin counter <= 0; end else if(counter < PULSE_WIDTH) begin counter <= counter + 1; end end assign shift_ena = (counter < PULSE_WIDTH); endmodule

这种设计允许通过参数随时调整脉冲宽度，大大提高了代码的复用性。我在多个项目中使用这种参数化模块，显著减少了重复编码工作。

4.2 时序优化技巧

对于高速设计，时序优化至关重要。以下是几种经过验证的优化技巧：

对计数器输出使用寄存器打拍，避免长组合路径
状态机编码采用格雷码，减少状态切换时的毛刺
对输出信号使用寄存器输出，改善时序特性

例如，优化后的计数器方案可以这样写：

reg [3:0] counter; reg shift_ena_reg; always @(posedge clk) begin if(reset) begin counter <= 0; shift_ena_reg <= 1; end else begin if(shift_ena_reg) begin if(counter == 3) begin shift_ena_reg <= 0; end counter <= counter + 1; end end end assign shift_ena = shift_ena_reg;