别再手搓IIC了！用这个Verilog状态机模块，轻松搞定FPGA与AT24C04通信

别再手搓IIC了！用这个Verilog状态机模块，轻松搞定FPGA与AT24C04通信

每次接到需要与EEPROM通信的FPGA项目，你是不是也和我一样，对着IIC时序图发呆，然后不情愿地打开编辑器，开始手搓那套重复了无数次的驱动代码？调试时序、处理ACK信号、应对各种异常状态...这些繁琐的工作不仅消耗时间，还容易引入隐蔽的bug。今天，我要分享一个经过多个项目验证的Verilog状态机模块，它能让你彻底告别手搓IIC的烦恼。

这个模块的核心设计理念是高复用性和参数化配置。它已经处理好了所有IIC协议的底层细节，包括起始/停止条件生成、时钟拉伸、ACK/NACK处理等。你只需要关注业务逻辑，通过简单的接口信号就能完成读写操作。下面我们就深入解析这个"黑盒"模块的方方面面。

1. 模块架构与接口设计

这个IIC主机模块采用经典的AXI流式接口设计，将复杂的IIC协议封装成几个简单的控制信号。整个架构分为三层：

• 协议层：处理物理层的时序生成和信号同步
• 状态机层：管理IIC总线状态转换和异常恢复
• 用户接口层：提供简洁的读写控制通道

1.1 关键接口信号详解

模块的主要接口信号如下表所示：

提示：i_page_size参数需要根据具体EEPROM型号配置。AT24C04的页大小为16字节，而AT24C02为8字节。

1.2 时钟配置技巧

模块内部使用了一个可配置的时钟分频器来生成IIC标准时钟（通常为100kHz或400kHz）。配置公式如下：

parameter CLK_DIV = SYSTEM_CLK_FREQ / (4 * IIC_FREQ) - 1;

例如，当系统时钟为50MHz，需要100kHz的IIC时钟时：

localparam CLK_DIV = 50_000_000 / (4 * 100_000) - 1; // 值为124

2. 快速集成指南

2.1 实例化模块

在你的顶层模块中实例化IIC控制器非常简单：

iic_master #( .CLK_DIV(124), // 50MHz→100kHz .TIMEOUT(255) // 超时计数器最大值 ) u_iic_master ( .i_clk(sys_clk), .i_rst_n(sys_rst_n), .i_operate_mode(iic_mode), .i_dev_addr(7'h50), .i_mem_addr(iic_addr), .i_data(iic_wdata), .i_page_size(4'd15), // AT24C04页大小16字节(0-15) .i_axi_rdy(iic_ready), .o_axi_vail(iic_valid), .o_data(iic_rdata), .o_busy(iic_busy), .o_error(iic_error), .io_scl(iic_scl), .io_sda(iic_sda) );

2.2 典型读写操作流程

单字节写操作步骤：

1. 设置i_dev_addr为EEPROM地址（如0x50）
2. 设置i_mem_addr为目标存储地址
3. 设置i_data为要写入的数据
4. 设置i_operate_mode为2'b01（单字节写）
5. 置高i_axi_rdy信号启动传输
6. 等待o_busy信号变低，表示操作完成
7. 检查o_error信号确认是否成功

页写操作示例代码：

// 发送页写命令（连续写入多个字节） reg [7:0] write_data [0:15]; integer i; initial begin wait(!iic_busy); // 等待模块空闲 for(i=0; i<16; i=i+1) begin iic_addr = 16'h00A0 + i; // 起始地址 iic_wdata = write_data[i]; iic_mode = (i==15) ? 2'b01 : 2'b11; // 最后一个字节用单写模式 iic_ready = 1'b1; @(posedge sys_clk); iic_ready = 1'b0; wait(!iic_busy); // 等待当前操作完成 if(iic_error) begin $display("IIC write error at byte %d", i); break; end end end

3. 状态机设计与异常处理

3.1 核心状态转移图

模块内部的状态机包含以下主要状态：

• IDLE：空闲状态，等待用户命令
• START：生成起始条件
• ADDR：发送设备地址+读写位
• MEM_ADDR_H：发送存储器地址高字节（针对16位地址设备）
• MEM_ADDR_L：发送存储器地址低字节
• WRITE_DATA：写入数据状态
• READ_DATA：读取数据状态
• STOP：生成停止条件
• ERROR：错误处理状态

注意：状态机在每个SCL低电平期间进行状态转移，确保信号变化符合IIC时序要求。

3.2 错误恢复机制

模块实现了完善的错误检测和恢复机制：

• ACK超时：等待从设备ACK超过预设时间（默认8个SCL周期）
• 总线冲突：检测到意外的SDA变化
• 时钟拉伸超时：从设备保持SCL低电平超过最大允许时间

当发生错误时，模块会：

1. 置位o_error信号
2. 自动生成停止条件释放总线
3. 返回IDLE状态等待新的命令

// 错误检测示例代码 always @(posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) begin error_timeout <= 0; end else begin if(state == ADDR || state == MEM_ADDR_H || state == MEM_ADDR_L || state == WRITE_DATA) begin if(scl_posedge && !sda_in) begin error_timeout <= 0; // 收到ACK，重置超时计数器 end else if(scl_negedge) begin error_timeout <= error_timeout + 1; end end if(error_timeout > TIMEOUT_THRESHOLD) begin next_state = ERROR; end end end

4. 仿真与调试技巧

4.1 测试平台搭建建议

使用Verilog测试平台时，建议采用以下结构：

module iic_tb; // 时钟和复位生成 reg clk = 0; always #10 clk = ~clk; // 50MHz时钟 // IIC从设备模型实例化 iic_slave_model #( .DEV_ADDR(7'h50) ) u_slave ( .scl(iic_scl), .sda(iic_sda) ); // 主设备实例化 iic_master u_master(...); initial begin // 复位操作 rst_n = 0; #100 rst_n = 1; // 测试用例1：单字节写 test_single_write(16'h0123, 8'hAB); // 测试用例2：页写入 test_page_write(16'h1000, 16); // 测试用例3：随机地址读 test_random_read(); end endmodule

4.2 关键信号波形分析

在仿真中要特别关注以下信号时序：

1. 起始条件：SCL高电平时SDA的下降沿
2. 停止条件：SCL高电平时SDA的上升沿
3. 数据有效性：SDA变化必须发生在SCL低电平期间
4. ACK周期：第9个时钟周期主设备释放SDA

使用ModelSim或Vivado仿真时，可以添加以下测量标记：

# 测量SCL频率 add_wave -measure scl_period /tb/u_master/io_scl add_wave -measure scl_duty /tb/u_master/io_scl # 建立时间检查 add_wave -setup_time 1000 -hold_time 300 /tb/u_master/io_sda

5. 实际项目优化经验

在多个量产项目中应用这个模块后，我总结出几个优化点：

信号完整性处理：

• 在PCB布局时，SCL/SDA走线要尽量短
• 添加4.7kΩ上拉电阻（根据总线电容可调整）
• 高速模式下(400kHz)建议使用施密特触发器输入

时序收敛技巧：

• 在FPGA约束文件中添加适当的时序例外

set_false_path -from [get_pins {iic_master/i_clk}] -to [get_ports {io_scl}] set_multicycle_path 2 -setup -from [get_pins {iic_master/i_clk}] -to [get_ports {io_sda}]

性能优化：

• 对于批量连续读写，使用页操作模式可提升3-5倍吞吐量
• 在状态机中添加流水线寄存器减少关键路径延迟
• 使用独热编码(one-hot)优化状态机实现

// 状态机优化示例 localparam S_IDLE = 8'b00000001; localparam S_START = 8'b00000010; localparam S_ADDR = 8'b00000100; // ...其他状态 always @(posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) begin state <= S_IDLE; end else begin case(1'b1) // 合成器会优化为多路选择器 state[S_IDLE]: if(i_axi_rdy) state <= S_START; state[S_START]: if(scl_fall) state <= S_ADDR; // ...其他状态转移 endcase end end

这个模块已经在Xilinx Artix-7、Intel Cyclone 10 LP等多个平台上验证，支持从100kHz到400kHz的IIC时钟频率。在最近的一个智能家居项目中，它稳定管理了8片AT24C04的配置存储，连续运行12个月无任何通信错误。