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FPGA LVDS输入作为模拟比较器的原理、设计与工程实践

news 2026/5/12 15:43:46

1. 项目概述：当LVDS输入遇上模拟电压

最近几年，各大FPGA厂商都在力推自家的“模拟-数字转换器（ADC）IP核”，宣传其如何集成便利、性能优越。这让我这个老工程师不禁琢磨，这些IP核的底层原理究竟是什么？其实，拨开层层封装，其核心思想非常巧妙且基础：利用FPGA上现成的LVDS差分输入对，将其作为一个高速、可编程的模拟电压比较器来使用。

一个比较器，本质上就是一个1位精度的ADC。而FPGA上的LVDS接收器，其内部正是一个高速差分比较器电路。这个发现打开了一扇新的大门：我们无需外接专门的比较器芯片，就能在数字逻辑的王国里，开辟一小块处理模拟信号的“自留地”。无论是用于系统监控、阈值报警，还是作为更复杂ADC的基石，这个技巧都能让FPGA的设计灵活性再上一个台阶。这篇文章，我就来详细拆解这个想法的来龙去脉、具体实现方法、需要避开的“坑”，以及一些进阶的应用思路。无论你是正在寻找低成本监控方案的硬件工程师，还是对FPGA混合信号设计感兴趣的学习者，相信都能从中获得启发。

2. 核心原理：LVDS接收器为何能作比较器？

要理解这个技巧，首先得抛开LVDS（低压差分信号）在高速串行通信中的常规印象，深入到其输入缓冲器的电气特性层面去看。

2.1 从差分接收器到电压比较器

一个标准的LVDS接收器内部结构，可以简化为一个高增益的差分放大器，其后级跟着一个数字缓冲器。它的本职工作是比较两个差分输入引脚（通常称为P和N）之间的电压差。当V_P - V_N > V_IH（输入高阈值）时，输出逻辑‘1’；当V_P - V_N < V_IL（输入低阈值）时，输出逻辑‘0’。这个V_IH和V_IL之间的区域，就是迟滞窗口。

现在，我们做一个关键的连接：将LVDS的N输入端（负端）连接到一个稳定的参考电压V_REF，将P输入端（正端）连接到需要监测的模拟信号V_IN。此时，LVDS接收器的功能就变成了：比较V_IN是否大于(V_REF + V_IH)。当然，更通用的做法是利用其差分特性，但单端应用是最常见和直观的起点。

2.2 关键电气参数：共模范围与输入迟滞

这是将LVDS用作比较器时，必须严格遵从的两个数据手册参数，它们直接决定了电路的可行性和精度。

共模电压范围：这是指(V_P + V_N)/2这个平均值必须落在的电压区间。例如，某款FPGA的LVDS输入共模范围可能是0.05V到2.25V（相对于其供电电压）。这意味着你的V_IN和V_REF的直流偏置（即共同抬高的电压）必须落在这个窗口内，接收器才能正常工作。超出此范围，内部晶体管可能脱离饱和区，导致功能失效甚至损坏。

输入迟滞：这是LVDS接收器自带的“防抖”特性。它意味着V_IH（从低到高翻转的阈值）会比V_IL（从高到低翻转的阈值）高出一个固定的电压值，比如50mV。这个迟滞电压能有效抑制输入信号在阈值附近因噪声引起的快速反复翻转（即“振铃”或“抖动”）。在作为比较器使用时，这直接决定了你的比较精度和抗噪声能力。迟滞越大，抗噪性越强，但分辨率（能区分的最小电压差）也越粗。

注意：不同FPGA厂商、甚至同一厂商不同系列的器件，其LVDS的共模范围和迟滞电压都可能不同。绝不能凭经验或另一款芯片的数据来设计。设计的第一步，永远是找到并仔细阅读你所用FPGA型号的官方数据手册（Datasheet）或IO特性手册（IO Characterizatio），找到“LVDS Receiver DC Specifications”相关表格。

2.3 与专用比较器及ADC IP的关联

理解了上述原理，就能看清FPGA ADC IP核的“冰山一角”。一个多位ADC（如12位）可以通过多种架构实现，其中一种基于比较器的常见架构是“逐次逼近型ADC”。其核心是一个高精度的比较器和一个数模转换器。FPGA厂商的“秘密酱汁”在于，他们用数字逻辑（如状态机）精密地控制一个由PWM或更高级方式生成的、快速变化的V_REF，与V_IN在LVDS比较器中反复比较，通过算法（如二分搜索）逐步逼近V_IN的电压值，最终以数字码输出。

所以，当你使用一个LVDS通道作为比较器时，你实际上是在手动操作一个高速ADC最核心的部件。它的优势是极快的速度（可达数百MHz），缺点是只有1位输出。而集成的ADC IP则用更多的逻辑资源和复杂的算法，换来了多位精度，但转换速率会慢得多（如1MHz）。这是一个典型的“速度-精度-资源”权衡。

3. 基础电路设计与信号调理

直接将被测信号连接到FPGA引脚是鲁莽的。FPGA的IO是脆弱的数字电路前端，必须通过外部电路进行保护和调理，使其信号满足LVDS输入的电平要求。

3.1 单端比较器基础电路

最基本的应用是将一个模拟信号与一个固定阈值进行比较。电路设计需要同时考虑电平移位、限幅保护和阻抗匹配。

一个典型的单端比较器连接电路如下（需在EDA软件中绘制，此处描述）：

  1. 信号输入端：被测模拟信号V_IN首先经过一个R1（例如1kΩ）的电阻，再连接到LVDS的P端。
  2. 参考电压端：一个精密、稳定的参考电压源V_REF（可由基准电压芯片如REF50xx提供，或由FPGA的PWM经滤波产生），经过另一个R2（与R1等值，如1kΩ）电阻连接到LVDS的N端。
  3. 共模偏置：在P和N两个节点，分别通过一个电阻R_bias（例如10kΩ）连接到一个共模电压V_CM。V_CM需要根据V_IN和V_REF的预期范围，精心选择，确保(V_P + V_N)/2落在LVDS接收器的共模范围内。V_CM可以来自一个电压基准，也可以由电阻分压网络产生。
  4. 保护二极管：在每个FPGA引脚到其供电轨（VCCIO和GND）之间，应放置肖特基二极管进行钳位保护（通常FPGA IO内部已有，但外部添加可以提供更强保护），防止过压或静电放电损坏。
  5. 滤波电容：在P和N引脚对地，靠近FPGA处，放置一个小容值陶瓷电容（如10-100pF），用于滤除高频噪声。

这种电阻网络构成了一个衰减和电平移位电路。R1和R2限制了流入FPGA引脚的电流，并与R_bias一起，将V_IN和V_REF的电压范围映射到LVDS允许的共模窗口内。

3.2 引入运算放大器进行信号调理

大多数传感器输出的信号（如热电偶的毫伏级电压、压力传感器的桥式输出）幅度太小或驱动能力太弱，无法直接驱动上述电阻网络。此时，必须前置运算放大器电路。

  • 放大：对于小信号，使用同相或反相放大电路，将其放大到适合比较的电压范围（例如0-1V）。选择低失调电压、低噪声的运放，如TI的OPAxx系列或ADI的AD86xx系列。
  • 滤波：在运放级加入RC低通滤波，抑制高频噪声，防止其触发比较器误动作。截止频率应根据信号的实际频率和噪声特性设定。
  • 缓冲/驱动：如果信号源阻抗较高，使用电压跟随器（单位增益缓冲器）进行阻抗变换，提供低输出阻抗，确保信号能稳定驱动后续的电阻网络。

一个完整的信号链可能是：传感器 -> 仪表放大器（用于差分信号，如电桥）-> 低通滤波器 -> 可编程增益放大器（可选）-> 电平移位/衰减网络 -> FPGA LVDS 输入。

3.3 生成可编程阈值电压：PWM + 滤波

让比较器“可编程”的关键，在于让参考电压V_REF可变。最简单高效的方法是利用FPGA内部的PWM模块。

  1. PWM生成：在FPGA逻辑中实现一个PWM控制器。通过调整占空比D（0%到100%），可以改变输出数字波形的平均电压。
  2. 低通滤波：将PWM输出引脚连接到一个RC低通滤波器。滤波器的截止频率必须远低于PWM的频率，这样才能有效地将数字方波“平滑”成一个直流电压V_REF = D * VCCIO（其中VCCIO是PWM输出引脚的IO电源电压）。
  3. 精度与稳定度：
    • PWM分辨率：FPGA逻辑产生的PWM占空比分辨率决定了V_REF的可编程步进。例如，一个10位计数器产生的PWM，分辨率是1/1024。如果VCCIO是3.3V，则电压分辨率约为3.2mV。
    • 滤波器设计：滤波器的阶数和截止频率决定了V_REF的纹波大小和建立时间。纹波过大会引入比较误差。通常需要二阶甚至三阶滤波才能获得足够平滑的直流。使用像LTspice这样的工具进行仿真至关重要。
    • 参考电压质量：最终V_REF的精度和温漂，受限于VCCIO电源的质量。如果要求高，可以考虑使用外部精密DAC来产生V_REF，但这会增加成本和复杂度。

4. FPGA内部逻辑设计与实现要点

外部电路准备好了稳定的V_IN和V_REF，并送到了LVDS输入对上。接下来就是在FPGA内部，读取比较结果并加以利用。

4.1 同步化与去抖动处理

LVDS比较器的输出是一个异步的数字信号，直接用于驱动内部逻辑可能会引发亚稳态问题。此外，如原理部分所述，即使有迟滞，在输入信号缓慢穿越阈值或在噪声环境下，输出仍可能产生一连串快速的脉冲（Chatter）。

  1. 同步化：必须将LVDS输入的原始信号，通过至少两级触发器进行同步，同步到FPGA内部的一个主时钟域下。这是数字设计中的黄金法则。

    -- VHDL示例：同步化链 signal comparator_raw, comparator_sync1, comparator_sync2 : std_logic; process(clk) begin if rising_edge(clk) then comparator_sync1 <= comparator_raw; -- 第一级同步 comparator_sync2 <= comparator_sync1; -- 第二级同步，输出稳定的比较结果 end if; end process;

  2. 去抖动：对于慢变信号，同步化后仍需去抖动。一个简单有效的数字去抖动电路是一个计数器。

    • 当比较器输出发生变化时，启动一个计数器。
    • 在计数器计满之前，如果输出再次翻转，则复位计数器。
    • 只有当计数器稳定计满一个预设值（对应一段“消抖时间”，如1ms），才认为输出变化是有效的，并更新最终输出状态。
    • 这个消抖时间应该远大于信号噪声可能引起的抖动周期，但小于你希望检测到的信号真实变化的最快速度。

4.2 窗口比较器与 hysteretic 控制器实现

使用两个LVDS通道，可以构建一个窗口比较器，用于检测信号是否落在某个电压区间内。

  1. 硬件连接：V_IN同时连接到两个LVDS通道的P端。通道1的N端接下限阈值V_REF_LOW，通道2的N端接上限阈值V_REF_HIGH。
  2. 逻辑判断：在FPGA内部，同步并去抖后，得到两个标志位：above_low(V_IN > V_REF_LOW) 和below_high(V_IN < V_REF_HIGH)。
    • 窗口内：above_low = ‘1’且below_high = ‘1’
    • 低于窗口：above_low = ‘0’
    • 高于窗口：below_high = ‘0’
  3. 进阶应用：迟滞开关电源控制器：窗口比较器是构建迟滞（Bang-Bang）控制DC-DC转换器的核心。将输出电压分压后作为V_IN，设定一个目标电压窗口。当V_IN低于窗口下限时，打开电源开关；当V_IN高于窗口上限时，关闭开关。通过FPGA的PWM模块直接驱动功率MOSFET，即可实现一个完全数字化的开关电源控制器。FPGA的逻辑灵活性允许你轻松加入软启动、过流保护、频率抖动等高级功能。

4.3 用于测量与测试的计数器接口

比较器的输出是二值数字信号，非常适合驱动FPGA内部的高性能计数器模块，进行频率、周期或占空比测量。

  1. 频率测量：将比较器输出（假设是周期性信号，如传感器振荡输出）连接到一个计数器的“门控”或“使能”端。在已知的精确时间基底下（如来自晶体振荡器的1秒脉冲），允许计数器对高频系统时钟进行计数。计数值即为信号的频率。
  2. 时间间隔测量：利用两个比较器事件（如上升沿）作为计数器开始和停止的信号，测量它们之间的时间差。这可以用于超声波测距、转速测量等。
  3. 多路复用测试：结合FPGA内部的复用器，可以将多个待测信号（如不同时钟域的信号、RF合成器的锁定指示等）轮流连接到同一个“比较器+计数器”模块，实现资源的时分复用，对系统内多个模拟或数字节点进行监控和测试，构成内置自测试的一部分。

5. 精度校准与温度补偿

利用裸LVDS比较器进行开环比较，其精度受限于多个因素：PWMV_REF的精度、电阻网络的匹配度、运放的失调电压、以及FPGA芯片自身的温度漂移。对于要求稍高的应用，必须引入校准机制。

5.1 校准参数的存储与加载

校准的核心在于测量出系统误差，并将其存储起来，在后续测量中进行数字补偿。

  1. 校准源：需要一到两个已知的、高精度的直流电压源作为校准基准。例如，可以使用外部精密电压基准芯片（如ADR44xx系列）产生一个2.500V的基准，或者利用FPGA板载的、已知精度的电源（如经过筛选的3.3V电源）进行相对校准。
  2. 校准过程：
    • 将校准电压V_cal施加到V_IN。
    • 通过软件（如果FPGA内有处理器）或状态机，扫描PWM占空比，缓慢改变V_REF。
    • 精确记录比较器输出发生翻转时（从0到1和从1到0）的两个PWM设置值D_high和D_low。由于迟滞存在，这两个值是不同的。
    • 翻转点对应的实际电压V_ref_actual = D * VCCIO_actual。但VCCIO_actual也可能有误差。因此，更实用的方法是直接存储D_high和D_low这两个数字码，它们定义了在V_cal输入下，比较器的实际数字阈值。
  3. 参数存储：将D_high、D_low以及可能的温度传感器读数等校准参数，写入板载的串行EEPROM（通过I2C或SPI接口）。EEPROM具有非易失性，参数断电不丢失。
  4. 上电加载与校验：FPGA在上电配置完成后，立即通过I2C/SPI总线从EEPROM中读取校准参数。为了确保参数在传输或存储过程中未发生错误，可以在存储时计算一个CRC校验码一并存入。读取后，FPGA重新计算CRC并与存储值比对，校验通过后才使用该参数。

5.2 实时温度补偿

半导体器件的特性，包括LVDS接收器的阈值和内部PWM基准电压，都会随温度变化而漂移。

  1. 温度感知：许多现代FPGA内部都集成了温度传感器二极管，可以通过内部的ADC或外部电路读取其电压来换算结温。如果没有，可以外贴一个数字温度传感器（如TMP102）。
  2. 建立温度模型：在恒温箱中，在不同温度点（如-40°C, 25°C, 85°C）重复上述校准过程，得到多组(温度, D_high, D_low)数据。
  3. 插值补偿：在实际工作中，实时读取温度值T_current。根据存储的多组校准数据，采用线性插值甚至二次插值的方法，计算出当前温度下应有的D_high(T)和D_low(T)值，用于动态调整PWM设置。这可以显著提升系统在全温度范围内的测量一致性。

5.3 降低噪声与提高信噪比

噪声是精度的天敌，在模拟比较电路中尤为突出。

  • PCB布局：
    • 模拟与数字地分离：为模拟部分（运放、滤波网络、参考电压）设计独立的模拟地平面，并在单点（通常在ADC/比较器输入附近）与数字地平面连接。
    • 电源去耦：在运放、FPGA的模拟电源引脚附近，放置多种容值的去耦电容（如10uF钽电容 + 0.1uF陶瓷电容 + 0.01uF陶瓷电容），为不同频率的噪声提供低阻抗回流路径。
    • 信号走线：模拟信号走线尽量短，远离高速数字信号线（如时钟、数据总线）。如果必须交叉，应垂直交叉。
  • 软件滤波：在数字域，可以对比较器的多次采样结果进行数字滤波，例如中值滤波或移动平均滤波，以抑制偶发的毛刺。

6. 扩展应用与创意设计

掌握了基础的单点比较，我们可以将这个概念扩展到更多有趣和实用的场景。

6.1 可编程逻辑电平转换接口

在系统集成中，常常需要与不同逻辑电平（如1.8V CMOS, 2.5V CMOS, 3.3V LVTTL）的旧设备通信。FPGA的普通IO bank电压通常是固定的。

利用LVDS比较器，我们可以创建一个“通用”逻辑输入接口：

  1. 将外部旧设备的数字信号作为V_IN。
  2. 通过PWM生成一个可编程的阈值V_REF，将其设置为旧设备逻辑电平的中间值（例如，对于3.3V逻辑，设为1.65V）。
  3. LVDS比较器的输出就是一个被正确识别为FPGA内部逻辑‘0’或‘1’的信号。
  4. 通过软件配置，可以动态调整V_REF以适应不同的接口设备，实现真正的“即插即用”兼容性。这相当于在FPGA内部实现了一个可配置的逻辑电平转换器。

6.2 构建简易逻辑分析仪触发电路

FPGA内部丰富的逻辑资源可以用来实现一个简单的逻辑分析仪。而LVDS比较器可以为其提供灵活的模拟触发条件。

  • 模拟触发：传统的逻辑分析仪只能设置数字信号的边沿或模式触发。加入LVDS比较器后，你可以设置诸如“当模拟通道A的电压超过2.5V时，开始捕获所有数字总线数据”这样的混合信号触发条件。
  • 多阈值触发：使用多个LVDS通道，可以设置窗口触发、迟滞触发等复杂条件，精准捕捉感兴趣的模拟事件，并同步记录数字系统的状态，对于调试混合信号系统非常有用。

6.3 振荡器与传感器接口

比较器是构成多种振荡器的核心元件。

  • 弛张振荡器：将比较器输出通过RC积分电路反馈到其反相输入端，即可构成一个方波振荡器。振荡频率由RC时间常数和比较器的阈值决定。通过PWM改变V_REF（即阈值），可以实现电压控制振荡器。
  • 传感器接口：许多传感器（如某些压力、湿度传感器）的输出是电容或电阻的变化，可以通过将其接入RC振荡电路，转换为频率信号。这个频率信号再通过一个简单的分压/缓冲电路，送入LVDS比较器与固定阈值比较，FPGA通过测量其频率或周期，即可计算出被测物理量。这种方式抗干扰能力强，适合长距离传输。

7. 设计验证、调试与故障排查

将理论转化为实际电路，调试是必不可少的环节。以下是一些实用的调试步骤和常见问题解决方法。

7.1 上电前检查清单

  1. 电源与地：确认所有电源（FPGA核心电压、IO bank电压、运放电压、参考电压）电压值正确，无短路。模拟地和数字地的单点连接已正确实现。
  2. FPGA引脚分配：在约束文件（.xdc, .qsf等）中，确认LVDS输入对已被正确约束为差分输入模式。例如，在Xilinx Vivado中，需要设置set_property DIFF_TERM TRUE [get_ports {lvds_p}]。
  3. 外部电路：对照原理图，检查电阻、电容值，特别是分压网络和滤波器的值。确认运放供电引脚连接正确。

7.2 实测调试步骤

  1. 静态测试（无信号）：
    • 将V_IN接地。用示波器测量LVDS的P和N引脚对地电压。它们应该接近你设定的共模电压V_CM。
    • 测量V_REF引脚电压，确认PWM滤波器输出稳定，纹波在可接受范围内（如小于迟滞电压的1/10）。
    • 此时，比较器输出应为稳定的低电平（因为V_IN < V_REF）。
  2. 动态测试（信号注入）：
    • 使用信号发生器，向V_IN注入一个低频正弦波或三角波（如1Hz）。
    • 同时用示波器观察V_IN、V_REF和FPGA输出的比较信号。
    • 缓慢调整V_REF，观察输出翻转点是否与预期一致。记录下翻转时的V_IN值，与V_REF相减，可以大致估算出实际的比较器阈值和迟滞电压。
  3. 噪声与抖动测试：
    • 将V_IN设置为一个非常接近V_REF的直流电压（比如相差10mV）。
    • 用示波器的余辉模式长时间观察比较器输出。如果看到不该出现的毛刺，说明噪声过大。需要检查电源纹波、地线噪声，或考虑增加前端滤波、优化PCB布局。

7.3 常见问题与解决方案速查表

现象可能原因排查步骤与解决方案
比较器无输出或输出常高/常低1. LVDS引脚未正确配置为差分输入。
2. 共模电压超出范围。
3. 输入信号电压超出IO引脚绝对最大额定值。
4. 外部电阻网络断路或短路。		1. 检查FPGA约束文件，确认差分终端和IO标准设置正确。
2. 测量P、N引脚对地电压，计算共模电压，与数据手册对比。
3. 确保V_IN和V_REF在任何时候不超过FPGA IO的供电轨（通常为GND到VCCIO）。
4. 用万用表检查电阻网络连通性。
输出翻转点与预期严重不符1.V_REF实际电压与计算值不符。
2. 运放电路增益或偏置错误。
3. 电阻网络分压比计算错误。		1. 直接测量V_REF引脚电压，对比PWM占空比计算值。检查PWM滤波器设计。
2. 逐级测量运放输入输出，验证放大倍数。
3. 重新计算分压电阻值，考虑运放输出阻抗和FPGA输入阻抗的影响。
输出在阈值附近剧烈抖动1. 输入信号噪声过大。
2. 电源噪声耦合。
3. 数字去抖动逻辑未生效或参数设置不当。		1. 用示波器观察V_IN信号，增加RC低通滤波器的阶数或降低截止频率。
2. 检查电源去耦电容，用示波器探头尖测靠近芯片的电源引脚纹波。
3. 仿真或在线调试去抖动计数器，确保其时钟和计数值设置合理。
系统随温度变化漂移大1.V_REF的基准（VCCIO）温漂大。
2. 电阻网络温漂。
3. LVDS比较器本身阈值温漂。		1. 为PWM的VCCIO使用更稳定的LDO或基准源。
2. 使用低温漂系数的精密电阻（如5ppm/°C）。
3. 实施本章第2节所述的温度补偿校准。
高频信号响应异常1. 前端运放或滤波器带宽不足。
2. PCB走线过长，引入寄生电感和电容。
3. LVDS接收器本身带宽限制。		1. 选择高带宽运放，重新计算滤波器参数。
2. 优化布局，缩短模拟走线。
3. 查阅数据手册，确认LVDS接收器的小信号带宽是否满足需求。

调试这类混合信号电路，一台好的示波器（最好是四通道以上，带数字滤波和测量统计功能）和扎实的模电基础是关键。耐心地从电源、基准、静态工作点开始，逐步加入信号，对比理论计算与实测结果，是解决问题的唯一捷径。

http://www.jsqmd.com/news/803066/

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