Modelsim的sim.do脚本如何编译包含有其它库的verilog文件
答案：
在编译该verilog文件时，使用-L指定所包含的库即可
举例说明：
如上是某个工程仿真的sim.do内容：
1.第1-3行是在./libraries/路径下新建三个空库(暂时是空的)
2.第5行是编译alt_vip_common_pkg.sv文件放进altera_common_sv_packages库
(其中-sv标识是systemverilog文件)
3.第8行是编译alt_vip_cvi_core.sv文件放进alt_vip_cvi_core_2140库
(其中–Laltera_common_sv_packages意思是包含有这个库才能完成编译，
这个库是执行上述第2步才有的哦)
4.第9-11行，继续编译某些..
5.第15行是批量编译v_file.f里面列出的verilog文件，放进work库
6.第19行是开始仿真(Top层是sim_top_2k_sr_to_4k)，且需包括第1步列出的所有库
（另外altera_lib是altera官方库，自己提前编译好了的，v_file.f里面文件可能需要这个库，
所以就包含进来了）
7.第20行是控制仿真的运行时间
8.打开Modelsim软件，cd到这里来，然后敲[do sim.do]即可。