WCK2CK Leveling

WCK2CK Leveling 是 LPDDR5/LPDDR6 里面一个非常“PHY”的训练。

它的核心难点是：

LPDDR6 有两套时钟

CK = Command Clock WCK = Data Clock

而且：

WCK 比 CK 快很多

LPDDR6 里：

WCK : CK = 2 : 1

也就是：

CK 负责 command WCK 负责 data

一、为什么需要 WCK2CK Leveling？

这是整个训练里最容易懵的点。

先记一句话：

Command 是按 CK 走的

Data 是按 WCK 走的

于是：

ACT / READ / WRITE

这些 command：

是：

CK domain

但：

真正 DQ 数据：

是：

WCK domain

问题来了

如果：

CK 和 WCK 相位没对齐

会怎样？

举例

Controller 发：

WRITE command

DRAM：

按 CK 接收到：

WRITE

然后：

它期待：

某个固定时间点 WCK 开始 toggle DQ 开始有效

但如果：

WCK 晚了

可能：

DRAM 还没准备好接收 DQ

如果：

WCK 早了

可能：

DRAM 还没进入 write state

于是：

DQ 数据错位

本质

所以：

WCK2CK Leveling 的核心：

就是：

找到 WCK 相对于 CK 的最佳相位位置

让：

Command Domain 和 Data Domain

同步。

二、为什么 LPDDR6 要多一个 WCK？

这是 PHY 架构核心。

如果：

DQ 也用 CK：

那么：

CK 频率必须超高

例如：

10667 MT/s

CK 根本扛不住：

功耗 jitter SI EMI

所以：

LPDDR5/6 采用：

分离式时钟

CK 低速 WCK 高速

即：

三、WCK2CK Leveling 训练什么？

核心训练：

1. WCK delay 2. WCK phase 3. CK-to-WCK relationship 4. WCK sampling alignment

四、WCK2CK Leveling 的核心思想

这里非常重要。

DRAM 不知道：

WCK 到底什么时候来

所以：

controller 要：

“告诉 DRAM”

WCK 和 CK 的相位关系

本质：

就是：

校准：

CK domain → WCK domain

之间的 crossing。

五、完整核心流程（重点）

现在开始真正流程。

STEP 1：进入 WCK2CK Leveling Mode

controller：

通过：

MRW

设置：

MR16 OP[2] = 1

进入：

WCK2CK Leveling mode

此时：

DRAM：

不会正常读写

而是：

专门检测 WCK timing

STEP 2：Controller 发 WFF

这里非常关键。

WFF = Write FIFO

你可以理解成：

Training Write Command

作用：

让 DRAM：

准备进入 write timing path

因为：

WCK 主要是：

Data Clock

所以：

一定要通过：

write path

训练。

STEP 3：Controller 输出 WCK Pattern

接下来：

controller 开始输出：

WCK toggle

例如：

0101010101...

这里：

WCK 是高速连续翻转

STEP 4：DRAM 内部生成 Reference Pulse

DRAM 内部：

会根据：

CK

生成：

内部参考 timing pulse

标准里通常叫：

WLV pulse

（Write Leveling Pulse）

这个 pulse：

代表：

DRAM 认为 WCK 应该出现的位置

STEP 5：DRAM 比较：

实际 WCK

vs

内部 WLV pulse

这一步是核心中的核心。

DRAM 内部：

比较：

WCK edge

和：

internal reference timing

关系。

情况1：WCK 太早

WCK 提前到

DRAM 判断：

FAIL

情况2：WCK 太晚

WCK 延后

DRAM：

也判断：

FAIL

情况3：WCK 正好

WCK edge 位于正确采样窗口

PASS。

STEP 6：DRAM 返回 Feedback（关键）

DRAM：

通过：

DQ feedback

告诉 controller：

PASS / FAIL

通常：

DQ = 1 → PASS DQ = 0 → FAIL

或者：

0→1 transition

表示：

进入有效窗口

STEP 7：Controller 扫描 WCK Delay

现在：

controller 开始：

set_wck_delay()

例如：

0 1 2 ... 127

每次：

发 WFF 输出 WCK 读取 DQ feedback

STEP 8：形成 PASS Window

例如：

delay: 0 1 2 3 4 5 6 7 8 result: F F P P P P P F F

PASS 区间：

2~6

最佳点：

4

STEP 9：选择最佳中心点

Controller：

计算：

最佳 WCK delay

例如：

best_wck_delay = 42

STEP 10：写回 PHY Register

写入：

PHY_WCK_DELAY

后续：

所有：

WRITE READ DQ Training

都基于这个。

STEP 11：退出 WCK2CK Leveling

controller：

MR16 OP[2] = 0

DRAM：

退出：

WCK2CK training mode

进入：

normal operation

六、为什么它比 CBT 更“PHY”？

因为：

CBT：

还是：

数字 command

但：

WCK2CK：

已经进入：

时钟相位同步

问题。

它本质是在做：

Clock Domain Alignment

即：

CK domain ↔ WCK domain

同步。

七、真实 PHY 里的硬件模块

1. WCK Delay Line

用于：

调节 WCK phase

例如：

DLL PI DCC

2. Internal Reference Generator

根据：

CK

生成：

WLV pulse

3. Comparator

比较：

WCK edge vs reference pulse

4. Training FSM

状态机：

IDLE ENTER_WLV SCAN_DELAY CHECK_FEEDBACK FIND_CENTER DONE

八、为什么它必须在 DQ Training 前？

因为：

DQ training：

依赖：

WCK 正确

如果：

WCK phase 都没对齐

那么：

DQ timing 全错

所以：

WCK2CK 是：

DQ Training 的基础

九、Testbench 如何模拟？

你现在做 tester/platform。

通常：

不会真模拟 analog PLL。

而是：

模拟 PASS Window

例如：

function bit wck2ck_eye_model( input int delay ); if (delay >= 20 && delay <= 60) return 1; else return 0; endfunction

训练：

for (delay = 0; delay < 128; delay++) begin pass = wck2ck_eye_model(delay); if (pass) record_pass(); else record_fail(); end

十、一句话总结 WCK2CK Leveling

它的本质：

找到 WCK 相对于 CK 的最佳相位关系

它解决的是：

Command Clock Domain

到

Data Clock Domain

之间的同步问题。

这是：

LPDDR5/LPDDR6 高速 PHY 的核心训练之一。