开关电容电路中CLS技术的增益提升与实现优化
1. 开关电容电路基础与增益提升挑战
在模拟集成电路设计中，开关电容（Switched-Capacitor, SC）电路因其优异的精度和可编程性，被广泛应用于滤波器、数据转换器等关键模块。这类电路的核心性能指标直接取决于两个关键因素：电容匹配精度和运算放大器（Opamp）的直流增益。随着CMOS工艺节点的不断缩小，电容匹配问题已通过先进制造工艺得到显著改善，但运算放大器增益的提升却面临着根本性挑战。
现代低电压工艺下，传统级联（cascode）结构由于输出摆幅受限，难以实现高增益。以一个典型40nm工艺为例，单级运放增益通常仅为30-40dB，而要实现16位以上的精度，往往需要60dB以上的有效增益。这种矛盾催生了几类解决方案：
- 数字校准技术：通过后台数字算法补偿模拟误差，但需要复杂的数字电路支持，增加了芯片面积和功耗
- 相关双采样（CDS）：利用噪声相关原理提升等效增益，但需要三相位时钟控制，且信号摆幅受限
- 相关电平移位（CLS）：在CDS基础上改进，同时解决增益和摆幅问题，但仍需多相位时钟
关键提示：在低压设计中，CLS技术的核心价值在于它通过模拟域的信号处理，在不增加电源电压的前提下，既提升了等效增益又扩展了信号动态范围。
2. 传统CLS技术工作原理深度解析
2.1 基本乘法器电路分析
考虑典型的开关电容乘二电路（图1），其工作时序包含两个相位：
- 采样相位：输入信号Vin同时采样到两个电容Cs上
- 放大相位：一个Cs的电荷完全转移到另一个Cs，理想输出应为2Vin
实际输出受限于运放有限增益A：
Vout = 2Vin(1 - 1/A)当A=30dB（约31.6倍）时，增益误差高达3.16%，这对于12位以上精度的系统是不可接受的。
2.2 CLS三相位工作机制
CLS技术引入第三个"电平移位"相位和专用电容CCLS，形成三个工作阶段：
采样相位（Φ1）：
- 输入信号采样到主电容Cs
- CCLS初始化为参考电压（通常为共模电平）
估计相位（Φ2）：
- 运放产生初步输出并存储在CCLS上
- 此时输出电压：Vout_est ≈ 2Vin/(1+1/T)
- 其中T = Aest·(Cs/(2Cs+Cin))为估计相位环路增益
电平移位相位（Φ3）：
- CCLS与运放输出端耦合，抵消运放输入端的信号分量
- 最终输出：Vout ≈ 2Vin/(1+1/Teq)
- 等效增益Teq ≈ T²，实现增益平方级提升
通过这种机制，30dB的基础运放增益可产生约60dB的等效增益。图2的波形图清晰展示了各相位间的信号变化过程。
2.3 CLS的摆幅优势
与传统CDS技术相比，CLS允许输出信号超出电源轨的限制。这是因为：
- 电平移位相位通过CCLS电容耦合，不依赖晶体管的直流偏置
- 信号摆幅仅受电容耐压限制，在先进工艺中可达电源电压的150-200%
3. 时间移位CLS（TS-CLS）技术实现
3.1 两相位时序重构
TS-CLS的核心创新是将三相位操作压缩到两个标准时钟相位中，如图3所示。这通过引入第二组采样电容Cp和时间交错控制实现：
相位1（预测相位）：
- 主电容Cs采样新输入
- 运放将上一周期的预测输出传至下级
- Cp保持上一周期的预测值
相位2（电平移位相位）：
- 完成精确电平移位输出
- 同时将当前输入采样到Cp，为下周期预测做准备
这种时间复用使时钟频率可提升约50%，但带来了三个关键问题：
3.2 误差累积机制
在流水线ADC等多级应用中，TS-CLS的预测基于前级输出，导致误差逐级累积。具体表现为：
第n级误差 ≈ (1/Teq) × (1 + 1/Teq)^(n-1)当Teq=1000（60dB）时，10级流水线的累积误差可达1.1倍单级误差。
3.3 电容失配影响
TS-CLS需要Cs和Cp两组电容精确匹配。假设两者存在ΔC的失配，将引入增益误差：
增益误差 ≈ 2(ΔC/C)/(1 + 1/Teq)对于12位精度，要求ΔC/C<0.025%，这在布局上极具挑战性。
3.4 记忆效应问题
由于电容组没有复位相位，残余电荷会导致非线性。记忆效应引起的误差电压可表示为：
Verror ≈ α·Vprevious/(1 + Cs/Cp)其中α为电荷注入系数，通常为0.1-1%。需要通过增加复位开关或采用bottom-plate采样缓解。
4. 时间对齐CLS（TA-CLS）技术创新
4.1 双电容组交替架构
TA-CLS通过CA/CB两组电容的乒乓操作（图4）解决了TS-CLS的缺陷：
周期1：
- CA用于信号采样和放大
- CB执行电平移位和下一周期预采样
周期2：
- 角色互换，CB用于信号处理
- CA进行复位和新采样
这种对称结构带来三大优势：
- 误差消除：每级使用自身采样值进行预测，切断误差传播路径
- 记忆效应消除：电容组在采样前有完整的复位相位
- 共享优化：可与流水线ADC的电容共享技术结合，减少总电容面积
4.2 时序优化设计
TA-CLS的时钟边缘需要精确控制以避免电荷注入。关键时序参数包括：
- 预充电时间：>5τ（τ为RC时间常数）
- 交叠时间：<0.1%时钟周期
- 采样边沿抖动：<0.01%周期
图5展示了优化的两相非重叠时钟波形，其中：
- Φ1d为CA组采样时钟
- Φ2d为CB组采样时钟
- 复位脉冲位于相位转换间隙
4.3 功耗对比分析
与传统CLS相比，TA-CLS的功耗优势体现在：
- 时钟驱动功耗降低33%（两相vs三相）
- 运放静态功耗降低约20%（因相位减少）
- 可省略专用采样保持电路，节省15-25%系统功耗
表1实测数据显示，在相同性能下TA-CLS的总功耗仅为传统方案的65%。
5. 性能验证与工程实践
5.1 仿真结果分析
基于0.18μm工艺的仿真验证了理论预期（表2）：
| 配置 | 增益误差 | 建立时间 | 功耗 |
|---|---|---|---|
| 传统(60dB运放) | -0.26% | 15ns | 2.1mW |
| CLS(30dB运放) | -1.387% | 18ns | 1.4mW |
| TS-CLS(30dB运放) | -3.291% | 16ns | 1.2mW |
| TA-CLS(30dB运放) | -1.367% | 17ns | 1.0mW |
TA-CLS在误差和功耗间实现了最佳平衡，其建立时间仅比理想情况慢13%。
5.2 版图设计要点
实现高性能TA-CLS需注意：
电容匹配：
- 采用共质心布局
- 添加dummy电容
- 走线对称布线
时钟馈通抑制：
- 使用差分开关结构
- 增加延迟匹配buffer
- 优化开关尺寸（W/L≈1/1）
噪声优化：
- 采样电容>1pF（kT/C噪声<100μV）
- 运放输入对管gm>2mA/V
- 偏置电流源PSRR>60dB
5.3 实测问题排查
实际芯片测试中常见问题及解决方案：
残余失调电压：
- 现象：输出存在2-5mV固定偏移
- 原因：复位不完全
- 解决：增加复位脉冲宽度至3τ
谐波失真：
- 现象：SFDR<70dB
- 原因：开关非线性导通电阻
- 解决：采用传输门开关并提升过驱动电压
增益温度漂移：
- 现象：-40~85℃范围内增益变化>0.5%
- 原因：电容介质温度系数失配
- 解决：使用MiM电容并保持温度梯度<5℃/mm
6. 技术演进与设计建议
从实际项目经验看，TA-CLS技术最适合以下应用场景：
- 12-14位精度流水线ADC
- 低电压（<1.2V）滤波器设计
- 高动态范围传感器接口电路
未来发展方向可能包括：
- 与数字辅助校准结合，进一步提升至16位精度
- 在存内计算等新兴领域应用CLS原理
- 开发自适应相位控制技术，动态优化功耗和速度
对于初次采用的设计者，建议从乘二电路开始验证，重点关注：
- 时钟时序的精确实现
- 电容匹配的物理验证
- 运放相位裕度（建议>70°）
我在多个tapeout中发现，TA-CLS对电源噪声异常敏感，必须在电源引脚布置至少100pF的本地去耦电容，同时建议使用带隙基准而非LDO供电。