Chiplet技术解析：从SoC到芯粒的设计革命与成本优化
1. 从SoC到Chiplet：一场由成本与性能驱动的芯片设计范式革命
如果你在最近几年关注过AMD的锐龙或者霄龙处理器，可能会注意到一个高频词：“Chiplet”（芯粒）。这不仅仅是AMD的营销术语，它代表了整个半导体行业，尤其是高性能计算领域，正在经历的一场深刻的设计范式转移。传统的“系统级芯片”（SoC）追求将所有功能模块集成到单一硅片上，而Chiplet则反其道而行之，它将一个复杂的大芯片“拆解”成多个功能独立、制程工艺可能各不相同的更小芯片，再通过先进的封装技术将它们“组装”在一起，形成一个功能完整的系统。
为什么行业巨头们不约而同地押注这条技术路线？核心驱动力其实非常现实：摩尔定律的放缓与经济效益的失衡。当晶体管微缩带来的性能红利越来越小，而采用最先进制程（如3nm、2nm）的晶圆制造成本却呈指数级攀升时，继续追求单一、庞大的单片集成不仅在经济上难以承受，在良率和设计灵活性上也面临巨大挑战。Chiplet提供了一种“分而治之”的优雅解决方案——让CPU核心这类对先进制程敏感的部分用上最贵的7nm、5nm工艺，而I/O、模拟电路等对制程不敏感的部分则留在成熟的14nm、12nm工艺上。这种“好钢用在刀刃上”的策略，正是AMD在其EPYC服务器处理器上成功实践并大获全胜的关键。
这场变革不仅仅是设计理念的更新，它更催生了一个全新的产业链协作模式，涉及EDA工具、IP供应商、晶圆代工厂和封装测试厂。在2021年的国际固态电路会议（ISSCC）上，AMD、台积电和欧洲微电子研究中心（Imec）分别从产品设计、制造生态和前沿研发三个维度，清晰地展示了各自的“Chiplet路线图”。他们的共识指向一个核心指标：3D互连密度。这将成为继晶体管密度之后，驱动半导体性能持续提升的下一个关键引擎。
1.1 核心驱动力解析：为何“拆开”比“挤在一起”更划算？
要理解Chiplet的价值，我们必须先算一笔经济账。在半导体制造中，晶圆上存在无法避免的缺陷。缺陷的分布是随机的，这意味着芯片面积越大，单颗芯片“中招”的概率就越高。一颗包含数百亿晶体管的巨型SoC，只要有一个关键区域出现缺陷，整颗芯片就会报废。
假设我们有一块大芯片，其良率因面积过大而偏低。如果我们能将它巧妙地分割成四个功能独立的小芯片（Chiplet），那么即使其中一个Chiplet有缺陷，我们损失的也只是这一个Chiplet，其他三个完好的Chiplet依然可以与其他良品Chiplet组合，最终产出可用的产品。这种“化整为零”的策略直接提升了从每片晶圆上获得的“良品芯片”数量，从而显著降低了单颗功能单元的成本。
AMD在ISSCC上分享的数据极具说服力。在其第一代EPYC处理器（代号Naples）的开发中，他们对比了Chiplet方案与假想的单芯片方案。虽然为了实现芯片间通信（Die-to-Die， D2D）需要增加大约10%的额外硅片面积（用于SerDes PHY、冗余逻辑等），但得益于小芯片带来的良率大幅提升，多芯片方案的总硅成本比单芯片方案预估成本降低了惊人的41%。这不仅仅是“省钱”，在核心数动辄64、96甚至128个的服务器市场，如此幅度的成本优化直接决定了产品的市场竞争力与盈利能力。
注意：这里的成本节省是“硅成本”，主要指晶圆制造和测试的成本。Chiplet方案引入了额外的封装成本（更复杂的基板、更多的互连等），但综合计算后，总成本依然具有巨大优势。这尤其适用于对核心数量、I/O带宽要求极高的数据中心和HPC芯片。
除了成本，性能与能效是另一大驱动力。随着工艺节点演进到5nm及以下，晶体管本身的性能提升幅度在收窄，而互连线的延迟和功耗问题却日益突出。在单芯片内部，信号从一端传到另一端可能穿越数万微米的距离，其延迟和能耗变得不可忽视。Chiplet通过先进的2.5D/3D封装，将关键功能模块（如计算核心与缓存、计算核心与内存）在物理上靠得更近，用更短、更宽的互连路径替代芯片内长距离走线，从而在系统层面实现更低的延迟和更高的能效比。这正是“超越摩尔”（More than Moore）理念的体现——不再单纯依赖晶体管缩小，而是通过系统级集成和架构创新来提升整体性能。
2. AMD的实战手册：EPYC处理器如何演绎Chiplet艺术
AMD是Chiplet设计理念在商业产品中最成功的实践者。其EPYC服务器处理器系列的演进，堪称一部活生生的Chiplet设计教科书。从第一代的“试探”到第二代的“成熟”，再到后续世代的“深化”，AMD清晰地展示了如何将理论优势转化为市场胜势。
2.1 第一代EPYC：成本优先的破局之战
第一代EPYC（Naples）采用了一个相对经典的MCM（多芯片模块）设计：四个相同的“Zeppelin”芯片通过高速Infinity Fabric互连总线，封装在一个有机基板上。每个Zeppelin芯片本身是一个完整的SoC，包含CPU核心、内存控制器和PCIe控制器等。这种设计的首要目标是验证Chiplet的可行性并快速降低成本。
关键设计考量：
- 对称架构：四个芯片完全对称，简化了系统拓扑和软件调度。操作系统将其视为一个具有统一内存访问（NUMA）特性的多路系统。
- 互连选择：采用了经过验证的SerDes技术实现芯片间通信，虽然初期带宽和延迟相比单片内部总线有差距，但通过架构优化（如缓存一致性协议）将其影响降至最低。
- 良率与产能：将一个大芯片分成四个较小的芯片，直接利用了成熟工艺（当时是14nm）的高良率，快速实现了大规模量产，为AMD重返服务器市场提供了产能保障。
这一代产品成功验证了“通过Chiplet降低硅成本”的核心假设，为后续更激进的设计铺平了道路。
2.2 第二代EPYC：工艺混合与架构精进
如果说第一代是“拆分”，那么第二代EPYC（Rome）就是“优化”。AMD引入了关键的“工艺混合”概念，并重新划分了功能模块。
核心变革：计算芯片（CCD）与I/O芯片（IOD）分离
- 计算芯片（CCD）：采用当时最先进的7nm工艺制造。每个CCD包含8个CPU核心及其共享的L3缓存。7nm工艺为CPU核心带来了显著的频率提升和能效优化，这正是计算密集型工作负载最需要的。
- I/O芯片（IOD）：采用成本更优的14nm（后为12nm）工艺制造。它集成了所有内存控制器（支持8通道DDR4）、大量的PCIe通道（128条）、Infinity Fabric控制器以及其他系统管理功能。
这种分离的智慧在于：
- 成本与性能的极致平衡：将占芯片面积大、但对先进工艺不敏感的模拟/混合信号电路（如内存PHY、PCIe PHY）和大量I/O驱动器留在成熟工艺上，避免了用昂贵的7nm工艺去制造这些无法从中受益的电路，进一步放大了成本优势。
- 设计灵活性与可扩展性：通过搭配不同数量的CCD（1个、2个、4个、8个），AMD可以快速衍生出从8核到64核的不同SKU，满足从边缘到数据中心的多样化需求，而无需为每个核心数重新设计流片。IOD则作为统一的“底座”，保证了平台接口的一致性。
- 热密度管理：将高功耗的计算单元与相对低功耗的I/O单元物理分离，有助于更精细的热设计和功耗管理，避免局部热点。
AMD公布的数据显示，对于24核至48核的产品，这种Chiplet方案的成本可比同规格的单片设计降低约一半。而对于64核甚至更高核心数的设计，单片方案在当时的工艺条件下几乎无法实现，良率会低到无法接受。因此，Chiplet不仅是“更优选择”，在高端领域已成为“唯一可行路径”。
2.3 互连技术的挑战与演进
将多个芯片“粘”在一起，互连是关键。Chiplet设计面临的核心挑战之一就是如何实现高带宽、低延迟、低功耗的芯片间通信，以逼近甚至超越单芯片内部的互联性能。
Infinity Fabric的演进：
- 从第一代基于SerDes的物理层，发展到第二代针对Chiplet优化的、更高能效比的物理层。
- 协议栈不断优化，降低通信开销，提升有效带宽。
- 在后续产品中（如Milan， Genoa），引入了更先进的封装技术，如使用硅中介层（Silicon Interposer）来实现更高密度的互连，进一步缩短了CCD与IOD之间以及CCD与CCD之间的通信路径。
未来方向：AMD在ISSCC上也展望了更前沿的互连技术，如使用硅桥（类似Intel的EMIB）进行更灵活的连接，以及向真正的3D堆叠迈进，例如将缓存或高带宽内存（HBM）直接堆叠在计算芯片之上，实现极致的带宽和能效。
实操心得：对于芯片架构师而言，转向Chiplet设计意味着设计范式的根本转变。不能再只盯着单个Die的PPA（性能、功耗、面积），而必须建立“系统级PPA”的视角。这包括：
- 划分策略：如何划分功能模块是首要难题。划分原则包括功能内聚性、工艺敏感性、通信带宽需求、热特性等。划分不当可能导致互连开销巨大，抵消了Chiplet的优势。
- 接口标准化：芯片间接口需要精心定义，包括物理层、链路层和协议层。虽然行业正在推动UCIe等标准，但在早期，像AMD需要自研完整的互连方案（Infinity Fabric）。
- 系统级验证复杂度激增：需要验证多个Die在不同组合、不同工作状态下的协同工作，包括电源管理、时钟、测试和调试，其复杂度远高于单芯片。
3. 台积电的制造蓝图：构建Chiplet时代的“基础设施”
如果说AMD是Chiplet的“建筑师”，那么台积电（TSMC）就是提供“钢筋水泥”和“施工技术”的“超级建造商”。没有先进封装技术的支撑，Chiplet设计只能是纸上谈兵。台积电从单纯的晶圆代工向“系统级整合服务”转型，其推出的3DFabric技术家族，正是为Chiplet时代量身定做的制造解决方案。
3.1 从“More Moore”到“More than Moore”的融合
台积电在ISSCC上清晰地阐述了其技术哲学：未来的半导体创新需要“More Moore”与“More than Moore”两条腿走路，并且要深度融合。
- More Moore：指继续沿着摩尔定律，在二维平面上缩小晶体管尺寸，追求更高的晶体管密度和能效。这是传统的前道制程工艺。
- More than Moore：指通过封装、集成等技术，在系统层面增加功能、提升性能，例如集成射频、传感器、存储器等。这正是Chiplet和先进封装的主场。
台积电的3DFabric战略，就是将前道的芯片堆叠技术（属于More Moore的延伸）与后道的先进封装技术（More than Moore）整合在一起，为客户提供从晶体管到系统封装的垂直整合解决方案。
3.2 3DFabric技术矩阵解析
台积电的3DFabric是一个庞大的技术组合，主要可以分为前端“芯片堆叠”和后端“先进封装”两大类：
1. 前端：系统级集成芯片（SoIC）这属于晶圆级的前道集成技术，旨在实现芯片间超高密度的垂直互连。
- 芯片对晶圆（CoW）：将已知良好的芯片（KGD）通过微凸块（µBump）或混合键合（Hybrid Bonding）技术，直接键合到另一片晶圆的芯片上。这种方式灵活性高，可以集成不同尺寸、不同工艺的芯片。
- 晶圆对晶圆（WoW）：将两片完成制造的晶圆直接面对面键合。这种方式互连密度最高（可达百万级连接/mm²），但对两片晶圆的工艺匹配度和良率要求也极高，更适合集成大量同质化的小芯片（如SRAM缓存堆叠在逻辑芯片上）。
- SoIC的优势：相比传统的使用微凸块的3D堆叠，SoIC（特别是采用混合键合）可以实现更小的凸点间距（<10µm）、更低的互连电阻电容、更高的能效和更薄的封装轮廓。台积电宣称其SoIC技术相比µBump，互连性能有高达16倍的提升。
2. 后端：先进封装技术这是在芯片制造完成后，进行组装和互连的环节。
- 集成扇出型封装（InFO）：台积电的招牌技术，最早用于苹果A系列处理器。它将芯片嵌入到环氧树脂模塑料中，并在其上重新布线（RDL），实现高密度、高I/O数的封装，且无需额外的封装基板，尺寸更薄。InFO技术不断演进，已支持多芯片集成（InFO_oS）。
- 晶圆基底芯片（CoWoS）：这是2.5D封装技术的代表。它将芯片（如GPU、HBM）通过微凸块安装在一个硅中介层（Silicon Interposer）上。中介层内部有高密度的硅通孔（TSV）和布线层，充当一个“超高速、超多车道”的局部互连网络，然后再将整个中介层封装到基板上。CoWoS为高性能计算芯片（如NVIDIA的GPU）提供了与HBM内存进行超高带宽通信的能力。
- 局部硅互连（LSI）：这是台积电对类似Intel EMIB（嵌入式多芯片互连桥）技术的命名。它不像CoWoS那样使用一整片硅中介层，而是只在需要高密度互连的芯片边缘下方，嵌入一小块硅桥。这比CoWoS成本更低，灵活性更高，适合需要中等密度互连的Chiplet集成。
3.3 互连密度路线图：新的摩尔定律
台积电在ISSCC上提出的“3D互连密度路线图”极具前瞻性。他们预测，3D互连的密度（3DID）将遵循每两年翻一番的节奏持续提升。这相当于为“后摩尔时代”的芯片性能增长制定了一条新的“摩尔定律”。
这条路线图的意义在于：
- 为行业指明方向：它告诉设计公司，未来可以期待什么样的互连性能，从而敢于规划更复杂、集成度更高的Chiplet系统。
- 驱动技术研发：明确的密度目标将推动材料、工艺、设备等整个供应链进行协同创新，攻克诸如微凸块缩放、混合键合良率、热管理等技术难关。
- 构建生态壁垒：能够提供最先进、最完整3D集成解决方案的代工厂，将成为顶级芯片设计公司不可或缺的合作伙伴。台积电通过3DFabric，正在构建一个从设计到制造的全套生态护城河。
注意事项：对于芯片设计公司，选择台积电的哪条3DFabric技术路径，是一个复杂的权衡。需要综合考虑：
- 性能需求：需要多高的带宽和多低的延迟？SoIC > CoWoS > LSI > InFO。
- 成本预算：成本排序大致相反，InFO通常最具成本效益，SoIC（尤其是WoW）目前成本最高。
- 集成复杂度与芯片尺寸：集成多少颗Chiplet？它们的尺寸和间距如何？CoWoS和LSI对芯片布局有不同要求。
- 热管理挑战：3D堆叠会导致热密度急剧增加，必须从设计初期就协同考虑散热方案，如使用硅穿孔（TSV）兼作热通路。
4. Imec的研发视角：攻克3D集成的底层技术瓶颈
如果说台积电描绘了Chiplet制造的宏观蓝图，那么欧洲微电子研究中心（Imec）则聚焦于微观层面，致力于攻克那些决定蓝图能否实现的具体技术瓶颈。作为全球领先的半导体研发机构，Imec的工作为产业界提供了未来的技术选项。
4.1 三维集成的技术三支柱
Imec指出，实现高密度、高性能的3D系统集成，依赖于三大关键技术领域的协同进步：
1. 硅通孔技术硅通孔是贯穿硅芯片的垂直电连接，是实现3D堆叠的“垂直电梯”。TSV的技术指标，如孔径、深宽比、电阻、电容，直接影响互连性能和可靠性。研发方向是让TSV更小、更深、电阻更低。目前，面向中间转接板的TSV技术相对成熟，而面向芯片堆叠的TSV（更小尺寸）仍在持续研发中。
2. 芯片间互连与堆叠技术这指的是将两颗芯片面对面连接起来的具体方法，核心是“微凸块”及其键合技术。
- 微凸块：是芯片焊盘上的微小金属凸起（通常是铜柱加焊料帽），用于与另一芯片的焊盘对准并连接。
- 热压键合：通过加热和加压，使微凸块上的焊料熔化并与对向焊盘形成金属间化合物，实现电气和机械连接。
- 挑战：随着互连密度要求提高，微凸块的间距需要不断缩小。当间距缩小到10微米以下时，凸块的尺寸和高度均匀性控制、焊料量控制、对准精度都变得极具挑战。
3. 晶圆级键合技术这是实现最高密度互连的终极路径，即不用凸块，直接将两片晶圆的铜焊盘通过表面活化等技术在常温或低温下直接键合在一起（铜-铜混合键合）。这种技术可以实现亚微米级的互连间距，但对晶圆表面的平整度、清洁度要求达到了原子级，工艺难度和成本极高。
4.2 弥合“互连鸿沟”
Imec在ISSCC上强调了一个关键问题：“互连鸿沟”。即TSV技术本身可以做得非常微小和密集，但与之匹配的微凸块技术却发展滞后，导致TSV的高密度潜力无法被充分利用。这就好比修建了密集的高速公路网（TSV），但出入口（微凸块）却只有寥寥几个，车流（数据）依然拥堵。
为此，Imec展示了其研发成果：成功实现了7微米间距的微凸块与TSV的集成，并通过热压键合完成了四层芯片的堆叠演示。这个数字远远领先于当时业界的量产水平（通常在40-100微米范围）。这项突破表明，通过材料创新和工艺优化，将微凸块密度提升到与先进TSV匹配的水平是可行的，为未来实现更高层数的3D堆叠扫清了一个关键障碍。
4.3 材料与工艺的创新前沿
除了缩小凸块间距，Imec还在探索其他颠覆性的互连方案：
- 无凸点互连：直接研究混合键合等无需凸块的直接连接技术，从根本上跳过凸块带来的尺寸和可靠性限制。
- 新型键合材料：研究低温键合材料，以减少因热膨胀系数不匹配导致的热应力，提升堆叠的可靠性和良率。
- 异质集成：探索将硅基逻辑芯片与化合物半导体（如GaN、SiC）功率器件、或与光子芯片进行3D集成的可能性，实现真正意义上的“多功能”系统级芯片。
Imec的工作为产业界提供了清晰的技术路标和可行的解决方案原型。他们的研究表明，从技术原理上讲，3D互连密度在未来5-10年内仍有巨大的提升空间，足以支撑Chiplet架构向更复杂、更强大的方向发展。
5. Chiplet生态的挑战与未来展望
尽管AMD、台积电和Imec展示了令人兴奋的进展，但Chiplet从“巨头游戏”走向“普惠生态”，仍面临一系列必须跨越的障碍。
5.1 标准化：生态繁荣的基石
目前，各大厂商的Chiplet互连方案多是私有的（如AMD的Infinity Fabric， Intel的AIB/UBB）。这就像手机充电接口在USB-C统一之前的混乱时代，不同厂商的Chiplet无法直接互通，严重限制了第三方IP供应商和中小设计公司的参与。
行业努力：由英特尔、AMD、Arm、台积电、三星、日月光等巨头联合推出的UCIe标准应运而生。UCIe旨在定义一套物理层、协议栈的开放标准，让不同公司、不同工艺节点制造的Chiplet能够像乐高积木一样在同一个封装内协同工作。UCIe 1.0标准已经发布，涵盖了2D封装场景，并正向2.5D和3D封装演进。它的广泛采纳将是Chiplet生态成熟的关键标志。
5.2 设计、测试与可靠性挑战
- 系统级设计与验证：工具链需要革命。EDA工具必须支持从单个Chiplet设计、到多芯片协同仿真、再到系统级电源/热/信号完整性分析的全流程。这比单芯片设计复杂数个数量级。
- 测试策略：如何测试单个Chiplet（Known Good Die， KGD）？如何在封装后测试整个系统？如何定位封装体内某个Chiplet的故障？这需要新的测试访问机制和诊断方法。
- 可靠性与寿命：3D堆叠引入了新的失效机制。不同材料的热膨胀系数差异导致的热应力、TSV带来的机械应力、高密度互连的电迁移问题等，都需要深入研究和建立新的可靠性模型与标准。
5.3 未来演进方向
基于ISSCC上透露的信息和行业趋势，Chiplet技术将向以下几个方向深化：
- 互连密度持续飙升：遵循台积电的3DID路线图，混合键合技术将逐步从高端走向主流，实现百万级甚至千万级连接/mm²的密度，使得内存与逻辑、不同计算单元之间的带宽瓶颈被彻底打破。
- 异质集成深化：不仅仅是不同工艺节点的数字逻辑芯片集成，未来将看到逻辑芯片与光引擎、射频前端、MEMS传感器、功率器件等的3D异质集成，诞生真正意义上的“片上系统”。
- 软件与架构协同优化：硬件形态的变革将倒逼软件栈和系统架构革新。操作系统、编译器、运行时库需要更好地感知Chiplet的NUMA特性、异构计算能力，以实现资源的智能调度和任务的最佳分配。
- ** Chiplet市场与商业模式**：可能出现专门的“Chiplet IP供应商”，提供经过验证的、符合UCIe等标准的高速接口、内存控制器、专用加速器等Chiplet。设计公司可以像购买IP核一样购买Chiplet，大幅缩短产品上市时间。
我个人在实际跟进这项技术演进中的体会是，Chiplet不仅仅是一种封装技术或设计方法，它本质上是一种应对半导体产业“后摩尔时代”挑战的系统工程思维。它要求设计者从系统全局最优的角度出发，打破“制程决定一切”的传统观念，综合权衡工艺、架构、封装、成本、功耗、热管理等多个维度。对于工程师而言，这意味着知识结构的更新——不仅要懂电路设计，还要懂封装、懂系统、懂软件协同。这场变革的深度和广度，或许不亚于当年从分立器件到集成电路的飞跃。我们正站在一个新时代的起点，而3D互连密度，将成为衡量这个新时代技术进步的新标尺。