Verilog实战 | 从MATLAB到FPGA：雷达信号处理链路中的定点化与资源优化

1. 从MATLAB到FPGA：为什么需要定点化？

做过雷达信号处理的工程师都知道，MATLAB是我们的算法验证利器。在MATLAB里，我们可以随心所欲地使用double类型，完全不用担心数据溢出或者精度问题。但是当我们要把这些算法搬到FPGA上实现时，情况就完全不同了。

FPGA不像CPU那样有浮点运算单元（至少大部分低端FPGA没有），而且FPGA的资源非常宝贵。我记得第一次把一个雷达信号处理算法从MATLAB移植到FPGA时，直接用了浮点数实现，结果DSP48E1资源直接爆了，时序也完全跑不通。这就是为什么我们需要定点化 - 把浮点数转换成固定位宽的整数，同时还要保证算法性能不受太大影响。

定点化的核心在于找到合适的Q格式。比如Q1.15表示1位整数位，15位小数位。这个选择直接影响着算法的动态范围和精度。在雷达信号处理中，数字下变频和脉冲压缩这两个模块对数据精度特别敏感，选错了Q格式可能导致目标检测性能大幅下降。

2. 数字下变频的定点化实战

2.1 数据位宽规划

数字下变频(DDC)是雷达信号处理的第一站，它的任务是把高频信号搬移到基带。在MATLAB中，我们可能这样实现：

% MATLAB浮点实现 mixer_out = input_signal .* exp(-1j*2*pi*fc*t);

但在Verilog中，我们需要考虑几个关键点：

1. 本地振荡器(NCO)的相位精度
2. 混频后的数据位宽
3. 滤波器的系数精度

我通常建议采用这样的位宽策略：

• NCO相位累加器：32位（保证频率分辨率）
• NCO相位截断：12-16位（平衡ROM资源和杂散性能）
• 混频输出：输入位宽+振荡器位宽+1（防止溢出）

2.2 截位策略优化

截位是定点化中最容易踩坑的地方。直接截掉低位虽然简单，但会引入很大的量化噪声。在数字下变频中，我推荐使用以下截位策略：

1. 混频后先保留全精度
2. 在CIC滤波器后进行第一次截位
3. FIR滤波器后做最终截位

Verilog代码示例：

// 混频输出截位处理 wire [31:0] mixer_out_full; wire [17:0] mixer_out_truncated; assign mixer_out_truncated = mixer_out_full[31:14] + mixer_out_full[13]; // 四舍五入

3. 脉冲压缩模块的资源优化

3.1 时域与频域实现对比

脉冲压缩是雷达信号处理中最吃资源的模块之一。在MATLAB中，我们通常直接用频域实现：

% MATLAB频域实现 compressed = ifft(fft(input_signal) .* conj(fft(reference)));

但在FPGA上，我们需要权衡：

• 时域实现：需要大量乘法器，但延迟低
• 频域实现：需要FFT IP核，但乘法器用量少

根据我的经验，当脉冲长度超过64点时，频域实现通常更省资源。不过要注意FFT的点数选择 - 不是越大越好，合适的补零策略可以平衡性能和资源。

3.2 FFT IP核的配置技巧

Xilinx的FFT IP核非常强大，但配置不当会浪费大量资源。几个关键参数：

1. 定点数格式：建议使用缩放调度(scaled)模式而不是块浮点
2. 数据位宽：输入数据位宽不要超过18位
3. 流水线级数：选择最优而不是最高

实测案例：一个1024点FFT，当输入数据从24位降到18位时，DSP用量减少了35%，而信噪比只下降了不到2dB。

4. FPGA资源的精打细算

4.1 DSP48E1的复用技巧

在资源受限的FPGA上，DSP48E1是最宝贵的资源。几个省DSP的技巧：

1. 时分复用：把多个低速通道复用到同一个DSP上
2. 系数对称性利用：对于对称FIR滤波器，可以节省近一半乘法器
3. 使用移位相加代替乘法：对于固定系数乘法

// 用移位相加实现乘以0.375 wire [15:0] result; assign result = (data_in >> 1) + (data_in >> 2); // 等效于 x/2 + x/4

4.2 BRAM的合理分配

BRAM也是稀缺资源，特别是在需要大量存储的雷达系统中。几个优化方向：

1. 合理选择数据位宽：不是所有数据都需要18位
2. 使用非对称RAM：比如72Kb的RAM可以配置为1x65536或2x32768
3. 数据打包存储：把多个低位数组合成一个字存储

我在一个项目中通过重新设计数据存储格式，把BRAM用量从32个降到了18个，而系统性能没有任何下降。

5. 验证与调试经验分享

定点化最大的挑战是如何验证转换后的性能。我总结了一套验证流程：

1. 先用MATLAB建立浮点参考模型
2. 在MATLAB中建立定点模型
3. 用Verilog实现后，把仿真结果导回MATLAB对比

特别要注意边界条件的测试，比如：

• 最大输入信号
• 最小可检测信号
• 特定频率的信号

一个实用的技巧是在Testbench中嵌入MATLAB引擎，直接调用MATLAB函数生成测试向量和验证结果。这样可以在仿真时就发现定点化引入的问题，而不是等到硬件调试阶段。

在资源优化方面，我习惯在每次修改后都跑一次综合，查看资源报告。有时候看似优化的修改实际上可能增加了资源使用，这时候就需要回到设计阶段重新考虑架构。记住：FPGA设计是一个不断迭代的过程，不要指望一次就能做到最优。