脉动阵列架构与DNN加速：FORTALESA容错设计解析
1. 脉动阵列架构与DNN加速基础
在深度学习硬件加速领域，脉动阵列(Systolic Array)因其规则的并行计算结构而成为主流选择。这种架构最早由H.T.Kung在1982年提出，其核心思想是通过数据的有节奏流动（如同心脏的收缩舒张）实现高效的矩阵运算。现代DNN加速器如Google TPU、MIT Eyeriss等都采用了这一架构设计。
1.1 脉动阵列工作原理
典型脉动阵列由多个处理单元(PE)按二维网格排列构成，每个PE包含：
- 乘法累加单元(MAC)：执行核心计算操作
- 输入寄存器(IREG)：存储输入激活值
- 权重寄存器(WREG)：存储权重参数
- 输出寄存器(OREG)：存储部分和结果
数据流动方式主要分为三种模式：
- 权重静止(WS)：权重预加载后保持不动，输入数据水平流动
- 输入静止(IS)：输入数据预加载后保持不动，权重垂直流动
- 输出静止(OS)：部分和结果保持在PE中，权重和输入数据双向流动
在DNN加速场景中，输出静止(OS)数据流具有显著优势：
- 支持输入和权重的数据复用
- 平均性能更高（相比WS和IS提升约15-20%）
- 天然具备更好的容错特性（错误不易传播）
1.2 卷积运算的映射方法
将CNN卷积层映射到脉动阵列需要经过im2col转换：
- 输入特征图转换为(Hout×Wout)×(Hk×Wk×Cin)矩阵
- 卷积核转换为(Hk×Wk×Cin)×Cout矩阵
- 通过矩阵乘法实现卷积计算
其中关键参数包括：
- Hk/Wk：卷积核高/宽
- Cin/Cout：输入/输出通道数
- Hout/Wout：输出特征图高/宽
当矩阵尺寸超过脉动阵列规模时，采用分块计算策略：
- 输入矩阵分块数：Ta = ⌈(Hout×Wout)/N⌉
- 权重矩阵分块数：Tw = ⌈Cout/N⌉
- 总计算步骤：S = Ta × Tw
计算延迟公式为： Ltotal = S × (M + 2N - 2) 其中N×N是脉动阵列尺寸，M是矩阵列数
2. FORTALESA架构设计
2.1 容错挑战与设计思路
在安全关键应用中，硬件故障可能导致严重后果。脉动阵列主要面临两类故障：
- 瞬态故障（软错误）：由高能粒子撞击等引起，占比约65%
- 永久故障（硬错误）：由老化、制造缺陷等引起，占比约35%
传统容错方案存在明显局限：
- 静态三模冗余(TMR)：资源开销高达200%
- 算法级容错(ABFT)：需要修改网络结构
- 故障感知训练：需针对特定芯片重新训练
FORTALESA的创新设计理念：
- 运行时动态重构：根据层敏感度调整保护强度
- 异构冗余策略：混合使用不同保护粒度
- 故障传播抑制：通过数据流控制限制错误扩散
2.2 三重执行模式架构
2.2.1 性能模式(PM)
- 无冗余设计，全阵列并行计算
- 有效尺寸：N×N
- 适用场景：非关键层计算
2.2.2 双冗余分组(DRG)
- 相邻PE组成计算对
- 主PE比较两个部分和结果
- 提供两种纠错方案：
- DRGA：取平均值纠错
- DRG0：错误位置零纠错
- 有效尺寸：N×(N/2)
- 延迟公式：Ldrg = (M + 3N/2 -1)
2.2.3 三冗余分组(TRG)
- 提供两种实现选项：
- TRG3：3PE组，主PE参与计算
- TRG4：4PE组，主PE仅作表决
- 采用多数表决机制
- 有效尺寸：
- TRG3：(2N/3)×(N/2)
- TRG4：(N/2)×(N/2)
2.3 关键电路设计
2.3.1 冗余组互连
- 采用交错连接拓扑
- 权重数据：垂直跳过1PE传输
- 激活数据：水平跳过1PE传输
- 部分和：反向传输至主PE
2.3.2 纠错单元设计
DRGA模式：
- 增加1个32位加法器
- 1位移位器（除2操作）
- 关键路径延迟增加约18%
DRG0模式：
- 错误检测逻辑
- 按位屏蔽电路
- 面积开销约6-7%
2.3.3 配置控制
- 模式选择信号：2位宽
- 分布式配置寄存器
- 时钟门控电路实现快速切换
3. 可靠性评估方法
3.1 故障传播分析模型
3.1.1 错误模式分类
点错误（OREG/MULT故障）
- 影响单个输出值
- 错误值：±2^β（β为错误位位置）
线错误（WREG故障）
- 影响单通道多个位置
- 错误传播公式：ewreg = x·ε
子弹错误（IREG故障）
- 影响多通道单个位置
- 错误传播公式：eireg = w·ε
3.1.2 数学建模
对于卷积层输出y(u,v)： y(u,v) = ΣΣΣ w(c,i,j)·x(c,u+i,v+j) + b
故障注入等效为： y'(u,v) = y(u,v) + e 其中e根据故障类型计算：
- IREG：e = w(cf,if,jf)·ε
- WREG：e = x(cf,if,jf)·ε
- OREG/MULT：e = 2^β
3.1.3 永久故障建模
采用stuck-at模型： ε = { 2^β·γ (if xf(β)≠s), 0 (otherwise) } 其中s为卡死值(0/1)
3.2 评估框架实现
3.2.1 工作流程
- 正常推理至目标层
- 根据故障参数修改输出
- 继续后续层计算
- 统计输出差异
3.2.2 关键优化
- 基于PyTorch的GPU加速
- 批处理故障注入
- 分层统计分析
3.2.3 评估指标
- Top1-class：最高概率类别变化
- Top1-acc：最高概率值变化
- Top5-class：前五类别变化
- Top5-acc：前五概率值变化
- AVF（架构脆弱因子）： AVF = 错误输出数 / 总注入数
4. 实验评估与结果分析
4.1 硬件实现指标
4.1.1 45nm工艺实现
| 设计版本 | 面积(mm²) | 功耗(W) | 频率(MHz) |
|---|---|---|---|
| 基线(48×48) | 1.726 | 0.158 | 402 |
| PM-DRG0-TRG3 | 1.937 | 0.177 | 357 |
| PM-DRG0-TRG4 | 1.929 | 0.176 | 372 |
| PM-DRGA-TRG3 | 2.129 | 0.193 | 303 |
| PM-DRGA-TRG4 | 2.091 | 0.190 | 302 |
关键观察：
- DRGA版本频率下降明显（约25%）
- 面积开销控制在23%以内
- 功耗增加与面积增长成正比
4.1.2 可扩展性验证
132×132阵列实现：
- 面积增长符合线性预期
- 频率下降幅度与小型阵列一致
- 验证了架构的良好可扩展性
4.2 可靠性提升效果
4.2.1 瞬态故障防护
AlexNet各层AVF对比：
- CONV2层：从12.3%降至4.1%（DRGA）
- CONV5层：从8.7%降至3.5%（TRG）
- 平均防护效果：降低约2.5倍
VGG-11实验结果：
- 早期卷积层受益更明显
- DRGA模式即可满足多数需求
- 全TRG模式可将AVF控制在1%以下
4.2.2 永久故障防护
对于stuck-at-1故障：
- 线错误影响最严重
- TRG模式完全防护
- DRGA模式可降低AVF约60%
4.3 性能权衡分析
4.3.1 计算效率
- 纯PM模式：100%理论峰值
- DRG模式：约65%理论峰值
- TRG模式：约30-40%理论峰值
4.3.2 动态重构优势
典型CNN层分配策略：
- 输入层：TRG模式
- 中间层：DRG模式
- 输出层：TRG模式
- 其他层：PM模式
实测AlexNet加速比：
- 相比全TRG：2.8倍
- 相比静态混合：1.5倍
5. 工程实践指南
5.1 实现注意事项
5.1.1 设计约束
- 时钟偏移控制（<50ps）
- 冗余组内布线等长
- 纠错电路时序收敛
5.1.2 验证要点
- 模式切换功能验证
- 故障注入覆盖率
- 纠错延迟测量
5.2 配置策略建议
5.2.1 层敏感度分析
- 通过快速故障注入评估
- 重点关注：
- 第一卷积层
- 降采样层
- 分类层
5.2.2 动态调整策略
- 基于温度/辐射监测
- 任务关键性分级
- 性能需求变化
5.3 典型问题排查
5.3.1 常见问题
纠错后精度下降
- 检查DRGA溢出处理
- 验证权重归一化
模式切换不稳定
- 检查时钟门控序列
- 验证配置信号同步
5.3.2 调试技巧
- 采用分段使能策略
- 使用内置自测试模式
- 关键信号历史记录
6. 扩展应用方向
6.1 稀疏计算优化
- 结合权重剪枝
- 动态冗余组调整
- 零值输入跳过
6.2 近似计算集成
- DRG模式精度可调
- 混合精度支持
- 错误阈值可配置
6.3 多芯片扩展
- 冗余组跨芯片分布
- 故障芯片替换
- 系统级容错协同
在实际部署中，我们发现在航空航天应用中，将早期卷积层配置为TRG模式，配合后期层的DRG模式，可在保证可靠性的同时将性能损失控制在35%以内。这种分级防护策略相比全TRG方案可节省约40%的功耗。