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初尝PLL设计：从1.28GHz整数分频锁相环谈起

news 2026/5/12 16:53:56

整数分频锁相环PLL，输出频率1.28GHz。 smic55nm工艺，适合初学者学习。

最近，我一直在探索锁相环（PLL）的设计，尤其是在SMIC 55nm工艺下的实现。作为一个刚入门的电路设计小白，PLL这个概念对我来说既神秘又充满挑战。今天，我打算记录下我对整数分频 PLL 的一些简单理解和第一次尝试。如果你也有兴趣，咱们一起慢慢聊。

首先，什么是锁相环？锁相环是一种用于信号频率合成的电路，通过反馈控制，让输出信号的相位与输入基准信号保持一致。在无线通信、数字系统时钟生成等领域，PLL 应用非常广泛。

这次的设计目标是实现一个输出频率为1.28 GHz的整数分频PLL，目标工艺是SMIC 55nm节点。这个频率听起来很高，但别被吓到，我们一步一步来。

1. PLL 的基本结构

锁相环的结构通常包括三个主要部分：

鉴相器（PD，Phase Detector）：比较输入信号和反馈信号的相位差，输出与相位差成正比的控制电压。
环路滤波器（LF，Loop Filter）：对鉴相器的输出进行滤波，平滑控制电压。
压控振荡器（VCO，Voltage-Controlled Oscillator）：根据控制电压调整输出频率。

整数分频PLL的结构中，反馈路径会增加一个分频器（通常用整数分频，如N分频）。反馈信号与基准信号进行相位比较，从而调节VCO的频率。

2. 频率关系与整数分频设计

在整数分频PLL中，输出频率与基准频率的关系是：

fout = N × fref

这里的N是分频器的分频系数。

比如，我们要得到1.28 GHz的输出，基准频率可以选100 MHz，这样N就是12.8。但因为我们要用整数分频，所以N必须是整数。这时候，可以考虑多倍频技术或者使用分数分频PLL。不过，这里我们先尝试简单的整数分频，基准选为100 MHz，N=12，输出就是1.2 GHz。或者基准选为125 MHz，N=10，输出1.25 GHz。但都不够接近1.28 GHz。看来，整数分频在频率选择上确实有点限制。

不过，没关系，我们可以先实现一个简单的整数分频PLL，然后再考虑后续优化。

3. 代码部分：一个简单的PLL配置脚本

这里先分享一个PLL配置的代码示例。假设我们使用的是Cadence Virtuoso仿真平台（其实很多设计都会使用类似的方法）。

// PLL Configuration Example module pll_config ( input wire refclk, output wire outclk ); // PLL参数配置 parameter N = 12; // 分频系数 parameter M = 1; // 倍频系数 // 时钟生成模块 wire clk_feedback; vco my_vco ( .inclk0(refclk), .outclk(clk_feedback) ); pll_wizard pll_instance ( .inclk0(refclk), .outclk(clk_feedback), .c0(outclk) ); endmodule

这是一个简化版的PLL配置代码，实际设计中需要根据工艺和模块的特性进行调整。例如，VCO的参数、鉴相器的类型以及环路滤波器的设计都需要仔细考虑。