告别时序烦恼：手把手教你用FPGA搞定AD9361 CMOS接口的收发时序（附Verilog代码）
告别时序烦恼：手把手教你用FPGA搞定AD9361 CMOS接口的收发时序（附Verilog代码）
在无线通信系统的开发中，AD936x系列芯片因其高度集成的射频收发功能而广受欢迎。然而，当FPGA开发者首次尝试将这些芯片与自己的设计对接时，数字接口的时序问题往往成为最大的拦路虎。特别是对于采用CMOS接口的设计，如何正确处理DATA_CLK、FB_CLK和FRAME信号之间的关系，成为项目成功的关键。本文将从一个实际工程角度出发，带你彻底理解这些时序关系，并提供可直接复用的Verilog实现方案。
1. AD9361 CMOS接口时序基础
AD9361的CMOS数字接口虽然比LVDS接口速度低，但在许多应用中已经足够，且硬件设计更简单。理解其基本时序特性是成功实现FPGA接口的第一步。
1.1 关键信号解析
在CMOS接口模式下，AD9361与FPGA之间的主要信号包括：
- DATA_CLK：由AD9361产生，用于接收数据同步的时钟信号
- FB_CLK：由FPGA产生，用于发送数据同步的时钟信号
- FRAME：标记I/Q数据的帧同步信号
- DATA[11:0]：12位并行数据总线
这些信号在1R1T（1发1收）模式下的典型连接方式如下图所示：
FPGA AD9361 +--------+ +--------+ | |----FB_CLK---->| | | |<--DATA_CLK----| | | |<----FRAME-----| | | |<==DATA[11:0]==| | | |==>DATA[11:0]==| | +--------+ +--------+1.2 时序参数要点
根据ADI官方文档，CMOS接口模式下有几个关键时序参数需要特别注意：
| 参数名称 | 最小值(ns) | 典型值(ns) | 说明 |
|---|---|---|---|
| t_CYC | 16.276 | - | 最小时钟周期 |
| t_SU | 2.5 | - | 数据建立时间 |
| t_H | 1.5 | - | 数据保持时间 |
| t_PD | 5.0 | 8.0 | 时钟到数据输出延迟 |
这些参数将直接影响我们在FPGA中实现的接口逻辑的可靠性。特别是t_CYC决定了我们能够使用的最高时钟频率（约61.44MHz），而t_SU和t_H则决定了采样窗口的大小。
2. 接收路径的FPGA实现
接收路径的核心挑战在于正确处理DATA_CLK和FRAME信号的配合，以及I/Q数据的分离。下面我们将详细拆解这一过程。
2.1 接收时序图解析
典型的1R1T CMOS接收时序如下图所示：
DATA_CLK __|--|__|--|__|--|__|--|__|--|__|--|__ FRAME ________| |________| DATA II II II II QQ QQ QQ QQ II II II II QQ QQ ^ ^ ^ ^ ^ ^ | | | | | | I采样 Q采样 I采样 Q采样 I采样 Q采样从时序图可以看出：
- FRAME高电平时传输I路数据，低电平时传输Q路数据
- 数据在DATA_CLK的上升沿和下降沿都有效
- I/Q数据交替出现，需要正确分离并重组
2.2 Verilog实现方案
针对上述时序特点，我们可以使用Xilinx的IDDR原语来实现双沿采样。以下是完整的接收模块代码：
module ad9361_rx_cmos ( input wire data_clk, // AD9361提供的接收时钟 input wire frame, // 帧同步信号 input wire [11:0] rx_data, // 12位接收数据总线 output reg [11:0] i_data, // 分离后的I路数据 output reg [11:0] q_data // 分离后的Q路数据 ); // 使用IDDR原语进行双沿采样 wire [11:0] rise_data, fall_data; genvar i; generate for (i = 0; i < 12; i = i + 1) begin : ddr_input IDDR #( .DDR_CLK_EDGE("SAME_EDGE_PIPELINED"), .INIT_Q1(1'b0), .INIT_Q2(1'b0), .SRTYPE("SYNC") ) iddr_inst ( .Q1(rise_data[i]), .Q2(fall_data[i]), .C(data_clk), .CE(1'b1), .D(rx_data[i]), .R(1'b0), .S(1'b0) ); end endgenerate // 根据FRAME信号分离I/Q数据 always @(posedge data_clk) begin if (frame) begin i_data <= rise_data; q_data <= fall_data; end else begin i_data <= fall_data; q_data <= rise_data; end end endmodule注意：在实际应用中，可能需要根据FPGA的IO bank电压要求添加适当的电平转换逻辑。对于Xilinx器件，可以使用IBUF和IBUFG等原语来处理输入信号。
3. 发送路径的FPGA实现
发送路径的设计相对简单，但同样需要注意时序对齐问题，特别是FB_CLK与输出数据之间的关系。
3.1 发送时序图解析
典型的1R1T CMOS发送时序如下图所示：
FB_CLK __|--|__|--|__|--|__|--|__|--|__|--|__ FRAME ________| |________| DATA II II II II QQ QQ QQ QQ II II II II QQ QQ ^ ^ ^ ^ ^ ^ | | | | | | I输出 Q输出 I输出 Q输出 I输出 Q输出关键点包括：
- FB_CLK由FPGA产生，频率应与DATA_CLK相同
- 数据在FB_CLK的上升沿和下降沿都有效
- FRAME信号需要与数据同步变化
3.2 Verilog实现方案
发送路径可以使用ODDR原语来实现双沿输出。以下是完整的发送模块代码：
module ad9361_tx_cmos ( input wire fb_clk, // FPGA产生的发送时钟 input wire [11:0] i_data, // 待发送的I路数据 input wire [11:0] q_data, // 待发送的Q路数据 output wire frame, // 帧同步信号 output wire [11:0] tx_data // 12位发送数据总线 ); // 使用ODDR原语实现双沿输出 wire [11:0] tx_data_rise, tx_data_fall; assign tx_data_rise = frame ? i_data : q_data; assign tx_data_fall = frame ? q_data : i_data; genvar i; generate for (i = 0; i < 12; i = i + 1) begin : ddr_output ODDR #( .DDR_CLK_EDGE("SAME_EDGE"), .INIT(1'b0), .SRTYPE("SYNC") ) oddr_inst ( .Q(tx_data[i]), .C(fb_clk), .CE(1'b1), .D1(tx_data_rise[i]), .D2(tx_data_fall[i]), .R(1'b0), .S(1'b0) ); end endgenerate // FRAME信号生成 reg frame_reg; always @(posedge fb_clk) begin frame_reg <= ~frame_reg; end assign frame = frame_reg; endmodule提示：对于需要更高精度的应用，可以考虑使用IDELAY和ODELAY原语来微调数据与时钟的相位关系，以优化建立和保持时间。
4. 实际调试技巧与常见问题
即使有了正确的代码，在实际硬件调试过程中仍然可能遇到各种问题。以下是一些实用的调试技巧和常见问题的解决方案。
4.1 调试工具与技术
ILA（集成逻辑分析仪）：Xilinx Vivado提供的片上调试工具
- 可以实时捕获DATA_CLK、FB_CLK、FRAME和数据信号
- 设置触发条件，如FRAME边沿或特定数据模式
时序约束：确保添加正确的时序约束
create_clock -name data_clk -period 16.276 [get_ports data_clk] set_input_delay -clock [get_clocks data_clk] -max 5.0 [get_ports rx_data*] set_input_delay -clock [get_clocks data_clk] -min 1.5 [get_ports rx_data*]电源完整性检查：使用示波器检查电源噪声
- AD9361对电源噪声敏感，可能影响数字接口性能
- 确保电源纹波在规格范围内（通常<50mV）
4.2 常见问题与解决方案
| 问题现象 | 可能原因 | 解决方案 |
|---|---|---|
| 接收数据不稳定 | 建立/保持时间违例 | 调整IDELAY值或添加时序约束 |
| FRAME信号不同步 | 时钟域交叉问题 | 使用双触发器同步或FIFO缓冲 |
| 数据位错误 | 信号完整性问题 | 检查PCB走线，添加终端电阻 |
| 时钟抖动过大 | 电源噪声或参考时钟问题 | 优化电源设计，使用更稳定的时钟源 |
4.3 PlutoSDR特定注意事项
对于使用PlutoSDR进行开发的用户，还需要注意以下几点：
- PlutoSDR的默认FPGA镜像可能已经包含了AD9361接口逻辑，直接修改可能需要重新编译整个设计
- PlutoSDR的CMOS接口走线较长，信号完整性可能不如自定义设计
- 通过IIO框架可以访问AD9361的寄存器，方便调试接口参数
# 通过SSH连接到PlutoSDR查看AD9361状态 ssh root@pluto.local iio_info iio_attr -a -d ad9361-phy5. 性能优化与高级技巧
当基本接口工作正常后，可以考虑以下优化措施来提升系统性能。
5.1 时钟域交叉处理
由于AD9361的DATA_CLK和FPGA的系统时钟通常不同源，需要妥善处理时钟域交叉问题。推荐的方法包括：
异步FIFO：在接收路径使用FIFO缓冲数据
fifo_generator_0 rx_fifo ( .wr_clk(data_clk), .rd_clk(sys_clk), .din({i_data, q_data}), .wr_en(1'b1), .rd_en(fifo_rd_en), .dout({i_out, q_out}), .full(), .empty() );双触发器同步：对于控制信号如FRAME
reg [1:0] frame_sync; always @(posedge sys_clk) begin frame_sync <= {frame_sync[0], frame}; end
5.2 动态时序调整
对于高性能应用，可以使用FPGA的动态相位调整功能来优化采样点：
- IDELAYCTRL：Xilinx提供的延迟控制原语
- 动态重配置：运行时调整IDELAY/ODELAY值
(* IODELAY_GROUP = "RX_DELAY_GROUP" *) IDELAYE2 #( .IDELAY_TYPE("VAR_LOAD"), .IDELAY_VALUE(0) ) idelay_inst [11:0] ( .CNTVALUEOUT(), .DATAOUT(delayed_data), .C(sys_clk), .CE(1'b0), .CINVCTRL(1'b0), .CNTVALUEIN(delay_value), .DATAIN(rx_data), .IDATAIN(1'b0), .INC(1'b0), .LD(load_delay), .LDPIPEEN(1'b0), .REGRST(1'b0) );
5.3 多通道扩展
虽然本文主要讨论1R1T模式，但同样的原理可以扩展到2R2T或更多通道：
- 对于多通道设计，可以使用P0和P1两个数据端口
- 每个端口独立使用上述接收和发送逻辑
- 需要同步多个FRAME信号以确保I/Q对齐
在实现多通道设计时，特别要注意PCB布局布线，确保各通道的走线长度匹配，避免引入不必要的时序偏差。