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（LP）DDR4接口的PSIJ和RJ性能仿真评估

news 2026/5/29 6:58:04

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自DDR内存问世以来，优化信号完整性和电源完整性就至关重要。随着比特率的提高和IO电压的降低，电源完整性表征在设计工作中所占的比重不断增加。源同步接口中，DDR电路在写操作期间会驱动差分DQS（选通信号），该信号与DQ（数据信号）相位相差90°。当单个字节内多达9个信号同时切换（通常为同一方向）时，可能会发生显著的电源轨塌陷，导致DQ信号相对于DQS延迟，并侵蚀信号建立时间余量（图1）。

图1：写操作期间的电源轨塌陷导致建立时间显著缩短。

自2000年源同步内存标准发布以来，这种效应一直主导着DDR接口的时序预算计算。要准确模拟这些电源供应诱导抖动（PSIJ）效应，需要使用驱动信号的晶体管级电路模型，这可能会导致较长的仿真时间。

接下来内容将使用HSPICE StatEye的功能来支持仿真，这些仿真包括必须表征到比特误码率（BER）为10 e^-16的电源供应诱导抖动。下面也将总结哪些方法效果良好，哪些方法需要进一步探索。

DDR4、LPDDR4与低BER表征

对于DDR3及更早的标准，人们的工作假设是随机抖动（RJ）在时序预算中占比几乎可以忽略不计，随机电压噪声对总信号摆幅的影响也很小。在实际应用中，这些规范认为，满足SDRAM的建立时间和保持时间要求，就能确保接口100%无错误运行；违反建立时间和保持时间要求，则会导致100%的故障。但实际上，这两种情况都不成立。错误的可能性始终存在，只是概率极低。由于随机抖动的无界性，进入高误码率区域并非阶跃变化，而是随时间的渐变过程。

对于DDR3及其前代产品，这是通过在规范中预留余量来应对少量随机抖动的。当数据速率超过1600Mbps时，所需的预留余量变得很大，导致时序预算难以收敛，因为预留余量后的SDRAM开始占据预算的更大份额。主芯片设计人员也会采用预留余量的做法。这些过于保守的预留余量设计导致接口在理论上无法收敛时序，但在实验室中却能正常工作。

为解决这一问题，DDR4和LPDDR4采用了高速串行应用（如PCI-E、USB和SATA）中常见的比特误码率（BER）概念。BER方法允许设计人员根据应用所需的误码率进行设计，避免过度设计。图2展示了DDR4标准中的接收掩码示例。TdIVW_Total（总时间窗口）和VdIVW_Total（总电压窗口）定义了SDRAM器件焊球处实现(BER=10 e^-16)所需的时间和电压窗口。该掩码是特定器件SDRAM不确定性的确定性分量和随机分量之和。确定性窗口要求被视为恒定值，确定性窗口与总窗口之间的差值定义了在BER=10 e^-16时，SDRAM对时序预算的随机抖动贡献分量。

图2：JEDEC DDR4 SDRAM标准JESD79-4A中的DDR4接收掩码。

由于随机抖动遵循高斯分布，可以通过将眼图中随机分量的均方根（RMS）抖动值乘以相应的Q因子，外推到特定应用的目标BER。通过从总掩码中减去掩码的确定性抖动分量，再除以(BER=10 e^-16)对应的Q因子8.22，即可得到均方根抖动。外推结果表明，故障率越低，所需的眼图窗口越大；而能容忍较高故障率的应用，所需的窗口越小。需要注意的是，迄今为止，JEDEC委员会尚未完全定义随机抖动分量，因为该委员会仍在讨论表征该分量的最佳方法。下面将使用现有的支持(BER=10 e^-16)的窗口尺寸进行研究。

仿真挑战

在DDR4和LPDDR4出现之前，预留余量的建立时间和保持时间要求允许用户将仿真重点放在时序预算的确定性元素上。通常，基于PRBS-7（伪随机二进制序列-7）信号的方法可以捕捉最坏情况的影响，只要仿真案例能激发极端串扰和同时开关噪声。根据接口宽度和IO模型提取的复杂度，在仿真中使用晶体管级模型可能会导致较长的运行时间，30至40小时并不少见——虽然耗时但仍可管理。而试图通过蛮力仿真捕捉足够多的比特以实现低BER性能，则需要数周时间才能完成。在捕捉电源供应诱导抖动的非线性效应的同时模拟低比特误码率，需要采用不同的策略。

诸如HSPICE中的StatEye功能等通道仿真器，通过从脉冲/边缘响应生成概率密度函数（PDF）来捕捉低BER性能。瞬态仿真生成初始脉冲或阶跃响应。在StatEye通过叠加生成概率密度函数的情况下，该工具会保存响应，供未来仿真重用，无需重新运行初始瞬态分析。StatEye会针对不同的模式和抖动激励重新仿真，根据比特流中的模式叠加单比特响应。为支持标准脉冲响应的统计方法，被仿真的通道应具有线性时不变（LTI）响应。对于许多高速串行应用，仅限于具有LTI响应的无源通道模型的仿真，足以准确表征接口以满足仿真需求。差分信号会抑制共模电源噪声，相关的抖动效应较小，不会成为时序收敛的主要驱动因素。单个脉冲响应就足以生成生成眼图所需的概率密度函数（图3）。StatEye分析能够注入抖动并绘制浴盆曲线，以展示目标BER为10 e^-16时的性能，这在清晰捕捉随机抖动的时序影响方面具有显著优势。此外，将PHY（物理层）诱导的抖动直接注入仿真，可减少基于表格的时序预算通常伴随的悲观性。

图3：典型的StatEye应用，眼图由线性时不变通道模型的脉冲响应生成。

对于DDR应用，PSIJ可能主导系统级时序预算。要准确模拟这些效应，需要包含晶体管级电路模型。正如本文后面将展示的，IBIS（输入/输出缓冲器信息规范）缓冲器在捕捉电源轨噪声导致的抖动效应方面不够准确。当电路通过感性供电路径汲取电流时，会在电源轨上产生L*(dI/dt)噪声（图4），从而导致非线性响应。为准确捕捉这种效应，StatEye采用多边缘响应方法来生成正确的波形。StatEye提供两种潜在方法来解决这一问题：边缘模式（Edge mode）和全瞬态模式（Full Transient mode）。

图4：该DDR仿真包含晶体管级模型和产生非线性脉冲响应的噪声电源轨。

在StatEye中捕捉非线性

统计眼图分析方法通过根据特定比特流中的符号叠加单比特脉冲响应来生成眼图。虽然与传统的基于瞬态的方法相比，统计方法显著降低了眼图生成的计算成本，但当目标系统具有强非线性组件时，其准确性会下降。

典型的准确性下降发生在非线性缓冲器不平衡，且负脉冲响应与正脉冲响应不同的情况下。在这些情况下，眼图会变得不对称（图5）。因此，由于缓冲器不平衡，传统的统计方法无法以足够的准确性捕捉眼图。

图5：左侧的瞬态响应显示上升沿和下降沿响应的不平衡，而右侧的统计结果无法捕捉到这一点。

为捕捉这些效应，StatEye可以选择使用“边缘模式”或“全瞬态模式”。边缘模式允许用户通过捕捉对单独上升沿和下降沿以及不同模式组合的响应来捕捉非线性效应（图6）。通过根据比特流的符号模式叠加多个边缘的响应，StatEye能够捕捉响应的非线性。要实现这种更高的准确性，需要使用瞬态求解器增加初始仿真时间，以生成每个边缘的响应。而脉冲响应仿真只需一次瞬态运行，边缘模式下则必须为每个边缘组合脉冲响应运行瞬态仿真，仿真时间随边缘数量线性增加。然而，在这些初始瞬态仿真之后，StatEye会保存响应，供不同模式和抖动条件的仿真重用。在项目过程中，这将节省大量仿真时间，因为StatEye仿真比标准HSPICE瞬态仿真运行得更快。图6显示，与绿色的初始瞬态响应相比，增加边缘数量如何提高StatEye响应的准确性。

图6：用于捕捉非线性效应的边缘响应。

当模拟非线性效应时，随着电源供应诱导抖动的非线性变得更加复杂，叠加原理最终会失效，从而失去所需的准确性。可以通过生成额外的边缘响应来提高准确性，但这很快就会达到收益递减点，此时需要运行的瞬态仿真数量会变得难以承受。StatEye还提供“全瞬态模式”，该模式以牺牲仿真时间和灵活性为代价提高准确性。此模式不应与HSPICE的标准瞬态仿真模式混淆。StatEye的“全瞬态”模式基于对所发送的精确比特流的响应生成概率密度函数。这种方法的缺点是，运行多个抖动案例时，每次都需要重新运行此瞬态仿真。接下来将首先探讨StatEye中全瞬态模式的功能，然后使用边缘模式重新进行相同的仿真。

（LP）DDR4接口的StatEye仿真

为探索StatEye在捕捉电源供应诱导抖动方面的能力，搭建了一个简单的仿真平台，用于模拟单个字节写操作期间的信号传输（图7）。保持仿真环境简单，可进行简单的假设分析，而不会因次要和 tertiary 效应使结果复杂化。

该接口包含11个IO的晶体管级模型：DQ7:0、DM0以及差分选通信号DQS0、DQS0#。包含一个85mm长、特征阻抗约为51Ω的有损W元素模型。该模型采用带状线环境布线，单端信号之间的间距为带状线到参考平面高度的2倍。SDRAM器件采用1.3pF的集总电容建模。

IO采用典型工艺模型，在标称核心电压和IO电压1.2V下工作。温度设置为25°C。

IO的输出阻抗为40Ω， slew rate（转换速率）设置为最快，约7V/ns。信号在SDRAM端通过60Ω的上拉端接至VDDQ。为捕捉电源轨噪声，电路通过0.16nH的电感和50mΩ的电阻从直流电压源汲取VDDQ电源的开关电流。为捕捉极端串扰和SSO（同时开关输出）情况，DQ7、5-0和DM以2666.7Mbps的数据速率切换相同的PRBS14（伪随机二进制序列-14）模式。DQ6切换相同的PRBS14模式，但翻转180°以捕捉“奇模”开关效应。

图7：仿真环境。

要在该接口上运行StatEye，需在IO模型的核心电压侧输入处放置入射端口，并在互连末端的SDRAM处和VDDQ轨上放置探测端口。生成的脉冲和边缘响应将包含电源轨噪声引起的时间和电压失真。

瞬态仿真结果

为进行此分析，将HSPICE中标准瞬态分析的结果用作参考，以判断StatEye结果的准确性。基本假设是瞬态结果是“正确的”，而StatEye结果是这些结果的近似值。

图8中的瞬态结果显示VDDQ轨上的峰峰值噪声为321mV。在SDRAM负载处捕捉了DQ2和DQ6的眼图开口。DQ2将具有强烈的偶模耦合效应，而翻转180°的DQ6将显示奇模耦合效应。这些眼图是相对于2666.7Mbps下375ps的理想比特时间（1个UI）捕捉的。本文后面将讨论由差分DQS触发的眼图结果。孔径定义为以其最佳Vref为中心、总高度为120mV的矩形宽度。两个眼图的开口均为284ps。对于DQ2，最佳Vref为778mV；对于DQ6，最佳Vref为790mV。

需要注意的是，对于DDR4接口，将为字节内的所有信号计算一个单一的Vcent参考值。JEDEC将Vcent定义为每个比特的最佳Vref设置范围的中点。为进行此分析，使用每个信号的最佳Vref将StatEye结果与标准瞬态结果进行比较。

图8：用于在266.7Mbps下与StatEye测量结果比较的瞬态仿真结果。

StatEye结果，模式=TRAN（全瞬态模式）

StatEye的“全瞬态”模式应能通过从输入比特流生成必要的概率密度函数，令人满意地捕捉非线性效应。图9显示了标准HSPICE仿真中测量的MVDDQ轨，与StatEye仿真中MVDDQ的端口探测结果叠加。StatEye生成的波形是从探测电源轨的端口响应的PDF生成的“展开眼图”。在这种情况下，两条曲线完全重叠。

图9：标准HSPICE瞬态仿真测量的MVDDQ与StatEye仿真的MVDDQ端口探测结果叠加。

图10显示了DQ2和DQ6生成的眼图比较。StatEye结果的开口宽度非常接近，标准HSPICE和StatEye结果之间仅相差几皮秒。两种方法之间的Vref放置有8mV至14mV的小偏移。总体而言，这仍然是一个良好的性能匹配。全瞬态模式提供了良好的结果，但由于脉冲响应过长且复杂而无法保存，因此必须为每个仿真的抖动案例重复运行仿真的瞬态部分。

图10：DQ2和DQ6眼图比较，标准HSPICE结果（上）与StatEye结果（下）。

包含DQS抖动

图10中的眼图是相对于2667Mbps运行时375ps的理想单位间隔捕捉的。由于DDR4是源同步接口，接收眼图应相对于与DQ相位相差90°发送的差分DQS进行测量。DQS上的一些抖动会被抵消，因为它对DQ和DQS都是共有的。捕捉DQS抖动的时序影响需要在0伏（DDR选通信号DQS/DQS#的交叉点）生成抖动概率函数（图11）。DQS对的峰峰值抖动约为66ps。

图11：用于捕捉DQS抖动对接收端时序影响的抖动函数。

需要进行第二轮仿真，将DQS抖动函数应用于接收的DQ信号，以近似DQS与DQ的跟踪效应。利用StatEye应用任意概率-时间抖动函数的能力，可以在眼图中捕捉DQS抖动和由此产生的抖动跟踪。图12显示了HSPICE中生成的触发眼图与受DQS/DQS#抖动函数干扰的眼图之间的良好一致性。为捕捉这些结果，将抖动函数应用于图10中显示的包含电源轨噪声效应的DQ波形，以及另一组具有理想电源轨的仿真结果。由于DQS的抖动函数包含电源供应噪声效应，将其应用于已存在噪声的DQ信号会夸大电源轨噪声对接口的影响。图12中的眼图是将DQS噪声应用于无电源轨噪声生成的DQ眼图得到的。这与标准HSPICE瞬态结果显示出非常好的一致性。该解决方案的稳健性有待深入研究，因为将抖动函数应用于理想电源轨生成的DQ信号可能会遗漏一些PSIJ效应。

图12：由DQS/DQS#“触发”的DQ2和DQ6眼图比较，标准HSPICE结果（上）与StatEye结果（下）。

关于LPDDR4写时序的说明

LPDDR4在写操作期间，SDRAM接收器内的DQS与DQ路径不匹配。这与DDR4不同，DDR4实现了 skew（偏移）匹配路径，并将DQS发送到DQ信号的中心。LPDDR4的不匹配延迟使SDRAM能够实现一定程度的功耗节省。然后，LPDDR4器件将DQS的位置训练到DQ眼图的中心。系统跟踪VT（阈值电压）漂移效应，并根据需要更新DQS的训练。JEDEC将DQ和DQS之间的偏移指定为300ps至800ps范围（图13）。在最高频率4267Mbps下，这意味着DQS和DQ之间的间隔超过3个单位间隔。当信号以如此大的间隔发送时，与信号正交发送相比，有益的抖动跟踪会减少。这对在StatEye DQS结果中捕捉DQS抖动的时序效应提出了挑战。LPDDR4写接口中抖动跟踪的缺失将是未来研究的主题。

图13：tDQS2DQ参数允许DQS和DQ之间的偏移高达800ps。

StatEye结果，模式=EDGE（边缘模式）

StatEye中的边缘模式相比全瞬态模式在运行时间上有一些优势。生成边缘的初始瞬态响应后，可以保存并重用这些响应。这允许进行多次假设分析，节省大量时间。全瞬态模式则需要为每个运行的案例重新完整运行瞬态分析。使用边缘模式的缺点是，当响应的非线性变得过于明显时，叠加原理开始失效。

查看图14中偶模和奇模模式的比特流，随着边缘数量的增加，匹配度逐渐提高。同样，图15中电源轨的匹配度也随之提高。虽然8个边缘的比特流匹配看起来很好，即使2个边缘也能形成可接受的匹配，但电源轨噪声的匹配并不理想——8边缘方法显示出最接近的匹配，但噪声摆幅的幅度仍然明显更大，而其时序则有合理的匹配。

图14：瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的比特流比较。

图15：瞬态与标准StatEye脉冲响应以及2、4和8边缘模式的电源轨活动比较。

基于上述图表，8边缘解决方案最适合与瞬态进行比较。与之前一样，将StatEye方法生成的眼图与偶模和奇模耦合的瞬态结果进行比较。图16中，瞬态模式的DQ2眼图开口（284ps）与StatEye 8边缘结果（315ps）之间存在显著差异。在图的右侧，DQ6的眼图开口接近，但计算出的VREF存在较大差异——瞬态结果为790mV，而StatEye结果为742mV。这些结果表明瞬态和StatEye边缘结果之间没有良好的匹配，似乎表明叠加方法在捕捉电源轨噪声对整体性能的影响方面存在失效。

图16：瞬态眼图开口与“8边缘”StatEye结果的比较。

使用叠加方法捕捉PSIJ

下图17展示了两种演示的StatEye方法之间的显著差异。差分DQS波形显示了电源轨噪声的影响，没有符号间干扰（ISI）的额外复杂性，且串扰非常小。StatEye 8边缘结果显示基本为零抖动。这反映了叠加方法的缺陷。PDF函数基于叠加的脉冲响应。图1中提到的电源轨塌陷的时序影响在这种方法中缺失，导致结果不准确。要使8边缘结果有意义，必须包含电源供应噪声的时序抖动影响。

图17：瞬态、StatEye-TRAN和StatEye-EDGE模式的DQS抖动。

电源供应的上下变化导致发送的信号在电源轨塌陷时延迟，在电源轨升高时加速。每个电路都有一个电源供应诱导抖动特征，以调制因子的形式表示，该因子以ps/mV为单位表征对噪声的敏感性。本实验中的电路在IO电源轨上的调制因子为0.24ps/mV。利用该因子，可以将电源轨噪声转换为抖动函数，用于干扰初始仿真的DQ信号。图18展示了一种使用Synopsys的Custom Waveview™的方法，该方法从电源轨的PDF中捕捉电压变化函数。将该函数与调制因子缩放，生成可应用于先前仿真中DQ信号的抖动函数。

图18：从电源轨噪声生成时序抖动函数。

再次生成应用了抖动函数的眼图，StatEye在EDGE模式下通过重新加载初始仿真的边缘响应，并仅将抖动函数应用于发送端口，加速了这一过程。StatEye的全瞬态模式没有这种重新加载功能。图19显示了结果。在这种情况下，眼图明显变小，表明抖动函数可能过于激进，或者图18中捕捉电压噪声的时间点可能不合适。包含选通信号的抖动效应缩小了瞬态生成的眼图和StatEye结果之间的差异，然而，关于在EDGE模式下捕捉电源轨时序影响的准确性存在显著不确定性。

图19：应用电源轨抖动函数生成的边缘模式眼图。

在强电源供应诱导抖动环境中，使用EDGE模式生成可靠时序结果的可行性需要进一步实验和研究，以判断是否能获得可靠结果。考虑到其潜在的灵活性和求解时间优势，开发可行的基于边缘的流程是值得的。可能的解决方案是，结合StatEye的全瞬态模式生成初始PSIJ抖动函数，再结合边缘模式生成最终眼图，从而获得准确性和运行时间之间的更佳平衡。

使用StatEye收敛互连级时序

下图20反映了DDR4接口写操作的典型简化时序预算。它包括PHY或控制器发送信号的贡献以及SDRAM接收信号的贡献。它们的总和为194ps，在375ps的单位间隔中，剩余部分用于互连不确定性。

PHY的贡献分为：PLL（锁相环）源的抖动、PHY宏块上侵蚀时序余量的PSIJ、由同一信号路径上上升沿和下降沿之间的输出延迟差异引起的占空比效应，以及训练误差。SDRAM的贡献仅限于其掩码要求，在2667Mbps下为0.22UI或82ps。减去PHY和SDRAM的贡献后，剩余的余量属于互连预算——符号间干扰、串扰、反射和1.2V电源轨上的电源供应诱导抖动。

根据全瞬态方法生成的奇模耦合眼图，通过从理想UI中减去孔径来计算互连不确定性，得到118ps的互连不确定性。将其与PHY和SDRAM的贡献相加，194 ps+118 ps=312 ps的时序不确定性；在2667Mbps下有63ps的余量。

图20：2667Mbps下DDR4写操作的时序预算。

为了完整性，并避免与书面预算计算相关的一些悲观性，应将时序预算的组件纳入互连仿真。在StatEye中，PLL抖动分量可以作为1.095ps-RMS的随机抖动分量应用于输入激励。电源供应诱导抖动作为200MHz下52ps峰峰值的周期性抖动激励应用。上升和下降延迟不匹配可以作为1.6%的占空比失真（DCD）应用。

为简单起见，可以将训练误差视为静态贡献者。这可能有些保守，因为某些组件存在一定的可变性，但静态近似对于本实验来说是足够的。为捕捉30ps的训练误差，将接收最小窗口从82ps扩展到112ps（图21）。如果仿真眼图不违反修改后的掩码，则时序收敛。这种方法仍然包含悲观性，因为该方法通常假设所有或大多数不确定性贡献者同时达到其最大条件。

图21：将抖动应用于输入激励，包含PHY随机抖动、周期性抖动和占空比失真分量。

输入抖动激励对眼图开口的影响

在输入激励上包含抖动会导致负载处的眼图闭合和失真。其影响不一定线性叠加，尤其是在DDR4或LPDDR4中，最佳窗口位置随训练而变化。本示例案例使用信号DQ6的奇模耦合结果作为参考基准，孔径大小为257ps。1.6%的占空比失真（在1333MHz（2666Mbps）下为12ps）仅转化为2ps的眼图不确定性增加。图22右侧的波形显示，脉冲宽度如预期般缩小，但在眼图本身中，训练后的最佳VREF位置从784mV转移到758mV，这是由于占空比失真增加导致上升沿和下降沿的交叉点偏移。这从图20中描述的典型预算方法中消除了10ps的悲观性。

图22：占空比失真对输出眼图的影响。

52ps的200MHz周期性抖动和1.095ps-rms随机抖动的时序收敛效应如图23所示。此处的影响叠加略呈线性，51ps的周期性抖动出现在眼图输出端，15ps的随机抖动出现在输出端，而不是预期的18ps（1.095ps×16.444）。后者是由于最佳VREF从784mV转移到792mV造成的。注意，右下角随机抖动眼图上表示概率密度的右侧刻度现在显示1E-18范围内的事件，而周期性抖动结果为1E-6范围。

参考下图24，将所有形式的输入抖动（DCD、PJ、RJ）与电源供应诱导抖动一起注入StatEye仿真，最终眼图开口为189ps。这轻松超过了图21中定义的112ps修改后掩码要求，超出77ps。这比图20中电子表格预算中互连不确定性与不确定性值算术相加时预测的余量多14ps。

图23：周期性抖动（左）和随机抖动（右）引起的眼图闭合。

图24：注入所有抖动后的最终眼图、抖动源的浴盆曲线和眼图余量。

抖动放大与DDR接口

在高比特率（5Gbps及以上）的有损互连环境中，输入抖动的放大可能是时序不确定性的重要贡献者。占空比抖动、正弦抖动和随机抖动在有损互连中都会被放大，每种抖动都有其自身的放大特征。当前和提议的DDR标准将以4267Mbps运行，更高的比特率无疑也将出现。尽管与高速串行链路相比，DDR中的通道长度仍然较短，但SDRAM引入的容性负载会增加符号间干扰。随着ISI的增加，实现的抖动放大程度也会增加。展望未来，准确包含所有形式抖动的放大，对于DDR接口的互连级时序收敛至关重要。

IBIS缓冲器捕捉PSIJ的适用性

在这些仿真中使用IBIS模型而非晶体管级模型，可以减少生成初始边缘响应所需的瞬态仿真时间。IBIS缓冲器能否足够准确地捕捉PSIJ，以用于这些仿真？当电流通过电源阻抗模型汲取时，功率感知型IBIS模型在复制IO电流和由此产生的电源轨噪声方面表现良好。缓冲器模型本身捕捉发送边缘的性能以及电源轨噪声导致的边缘劣化。所缺少的是从核心到IO域电平转换器再到输出焊盘的VDDQ域延迟。除了输出边缘的劣化外，电源轨噪声还会导致电路延迟发生变化——电压越高，延迟越短；电压越低，延迟越长。这种延迟是电源供应诱导抖动的关键组成部分，在使用IBIS缓冲器进行仿真时会被遗漏。图25显示了晶体管级模型与未削波和削波的功率感知型IBIS缓冲器的电源轨塌陷延迟。右下角的波形清楚地显示了与电路延迟相关的延迟。IBIS缓冲器无法捕捉这种延迟。

图25：晶体管级IO模型和IO缓冲器的延迟。

电源轨塌陷导致的延迟

参考图26，以下是使用晶体管级模型以及未削波和削波IBIS模型生成的眼图。关注偏移值，因为它们代表PSIJ，晶体管级模型的偏移值明显更大。顶部的眼图由理想单位间隔触发。DDR接口是源同步的，其性能取决于DQ和DQS之间的相对时序。还绘制了由差分DQS触发的眼图。尽管信号之间可能存在有益的抖动跟踪（或缺乏抖动跟踪），但这些眼图并未显示出更好的相关性。这些结果表明，IBIS模型不适合用于此分析。

图26：IBIS眼图与晶体管级模型眼图的比较。

总结

随着随机抖动性能和相关比特误码率要求的纳入，时序收敛仿真变得更具挑战性，这就需要使用统计眼图表征方法，而不仅仅是用于先前DDR接口的确定性抖动表征技术。最初，这些统计技术似乎与准确捕捉电源供应诱导抖动效应所需的晶体管级SPICE仿真方法不兼容，这种抖动效应是当硅电路通过感性电源阻抗汲取电流时发生的。

StatEye的全瞬态模式在眼图开口（无论是理想触发还是DQS触发）以及电源噪声模式方面与标准瞬态表现出良好的一致性。基于全瞬态模式，本文展示了输入抖动效应的捕捉以及一些时序预算悲观性的消除。全瞬态模式的缺点是无法保存和重新加载响应，需要重新运行瞬态仿真。

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