硅光Interposer工艺全解析：从Chiplet异构集成到光电融合制造
1. 项目概述：当Chiplet遇见硅光，Interposer如何成为异构集成的“万能胶”？
在半导体行业向着“超越摩尔”狂奔的今天，Chiplet（芯粒）和硅光子技术无疑是两颗最耀眼的明星。前者通过将大芯片拆解为多个功能模块再封装，有效提升了良率、降低了成本并加速了迭代；后者则利用硅基材料制造光器件，为芯片间乃至芯片内部的数据传输提供了超高速、低功耗的物理层解决方案。然而，当这两项技术想要在同一个3D系统中“强强联合”时，一个核心的工程挑战便浮出水面：如何在一个统一的平台上，将电学互连、光学互连、以及不同工艺节点的Chiplet高效、可靠地集成在一起？
答案就藏在硅光Interposer（硅光中介层）之中。它不再仅仅是传统意义上承载电信号走线的“硅基板”，而是演变成一个集成了有源/无源硅光器件、高密度硅通孔（TSV）、多层再布线层（RDL）以及微凸块（μ-pillars）的复杂三维系统平台。CEA-Leti近期发布的这套工艺架构，为我们清晰地勾勒出了实现这一愿景的技术路径。它系统地整合了从硅光前端制造到背面凸块成型的全流程，其核心价值在于，为下一代高性能计算、人工智能加速器和光通信模块，提供了一个可量产、高密度的光电异构集成基础。无论你是从事芯片设计的工程师，还是专注先进封装的工艺专家，理解这套架构的细节，都能帮你看清未来系统集成的技术脉络和潜在的设计约束。
2. 工艺架构总览：从“三明治”到“千层糕”的精密堆叠
在深入每个工艺模块之前，我们需要建立一个整体的空间概念。CEA-Leti的硅光Interposer工艺，可以形象地理解为一栋精心设计的“微电子大厦”，每一层都有其特定的功能和严格的制造要求。
从技术横截面来看，这栋“大厦”的基底是一块标准的200mm SOI（绝缘体上硅）晶圆，其顶层硅厚度为310nm，埋氧层（BOX）厚度为800nm，这是制造高性能硅光波导的理想起点。在这块“地基”之上，工艺自下而上、正反两面协同推进：
- 正面工艺（晶圆正面）：这是功能的“主产区”。首先在SOI硅层上制造出所有的核心硅光子器件（如波导、调制器、探测器），我们称之为硅光前端工艺（FEOL）。紧接着，在不破坏已有器件的前提下，钻出贯穿硅衬底的硅通孔（TSV），实现垂直电互连，这一步常被称为Middle-End-of-Line（MEOL）。然后，在器件和TSV之上，构建起多层金属互连网络，即后端工艺（BEOL），负责器件间的平面电连接。最后，在BEOL顶层制作μ-pillars（微柱），作为与上层Chiplet电连接的第一级接口。
- 背面工艺（晶圆背面）：当正面所有结构完成后，晶圆会被翻转、减薄，露出TSV的底部。随后在背面制作再布线层（RDL），将TSV的信号扇出至更宽松的节距。同时，为了允许光从芯片背面耦合进入或离开，需要在光器件（如光栅耦合器）对应的位置，从背面刻蚀出空腔（Cavity）。最后，在背面RDL上制作焊锡凸块（Solder Bumps），作为整个Interposer与封装基板（如有机基板或硅基板）连接的最终接口。
整个流程涉及超过数十道关键工艺步骤，对材料、对准精度、热预算和应力管理都提出了极致要求。下面，我们就逐一拆解这栋“大厦”的建造细节。
2.1 核心挑战与设计权衡
在开始建造前，工艺架构师必须面对几个根本性的权衡。首先是热预算管理：硅光器件（特别是锗探测器）的制造需要高温步骤（如外延生长），而这些步骤必须在低熔点的金属互连（如铜）工艺之前完成，否则会导致金属扩散或器件失效。CEA-Leti的方案遵循了典型的“先高温后低温”顺序，将FEOL和TSV（铜填充需退火）放在前面，BEOL金属化放在后面。
其次是应力与平整度控制：TSV中铜与硅的热膨胀系数差异巨大，会在器件中引入应力，可能改变硅波导的光学特性（如折射率），导致调制器或滤波器波长漂移。同时，深硅刻蚀、金属电镀、化学机械抛光（CMP）都会影响晶圆的全局平整度，而后续的光刻精度极度依赖平整度。因此，流程中穿插了多次CMP和应力释放步骤。
最后是异质材料集成：工艺涉及硅、二氧化硅、氮化硅、锗、钛、铜、钨、金、锡银焊料等多种材料。每种材料的沉积、刻蚀、抛光工艺都需要兼容，避免相互污染或损伤。例如，在制作背面空腔时，刻蚀必须精确停止在埋氧层（BOX）上，而不能损伤正面的精密光波导。
3. 硅光前端工艺（FEOL）：在纳米尺度上雕刻光路
FEOL是赋予Interposer“光学灵魂”的阶段，目标是在SOI晶圆上制造出所有有源和无源光子器件。CEA-Leti的工艺始于一块硅层310nm、BOX层800nm的200mm SOI晶圆，这个厚度组合是针对通信波段（如1310nm或1550nm）单模波导优化的经典选择。
3.1 波导与器件成型：多层硅刻蚀的艺术
硅光波导的原理是利用硅（高折射率~3.45）和二氧化硅包层（低折射率~1.45）之间的折射率差，将光限制在硅条中传播。但不同的器件需要不同的波导结构：
- 全刻蚀波导（310nm刻蚀至BOX）：用于普通的弯曲波导和直波导，实现紧密的光场限制，适合高密度布线。
- 浅刻蚀波导（Rib波导，只刻蚀145nm，留下165nm厚的slab层）：这种“脊形”波导对刻蚀深度变化不那么敏感，常用于需要较高工艺容差的区域，也是载流子注入型调制器（如PN结）的典型结构，因为slab层便于实现电接触。
- 部分刻蚀波导（刻蚀65nm，留下245nm）：用于实现特定的光学模式特性，例如在光栅耦合器中优化光场与光纤的匹配。
CEA-Leti采用3次深紫外（DUV）光刻（193nm和248nm）配合反应离子刻蚀（RIE）来定义这三种不同的硅厚度。这步的精度直接决定了器件的插入损耗和一致性。光刻胶的选择、曝光参数和刻蚀工艺的均匀性控制至关重要。
实操心得：波导刻蚀的侧壁粗糙度光波导的侧壁如果粗糙，会导致严重的散射损耗。在RIE刻蚀硅时，除了要控制刻蚀深度的一致性，更要优化刻蚀化学配方（通常是HBr/Cl2/O2的混合气体），以获得近乎垂直且光滑的侧壁。通常会在刻蚀后增加一步轻微的氧化和湿法刻蚀（牺牲层氧化），来平滑侧壁。在实际流片中，需要向晶圆厂索取波导侧壁粗糙度的SEM测量数据和对应的传输损耗数据，这对于设计链路预算至关重要。
3.2 有源器件集成：锗探测器与硅调制器
无源波导构成了光路的“高速公路”，而有源器件则是“收费站”（调制器）和“出口”（探测器）。
1. 锗（Ge）光电探测器（PD）的制造：硅本身在通信波段是透明的，无法高效吸收光子，因此需要集成锗这种直接带隙材料。CEA-Leti采用了“对接耦合（Butt-Coupling）”的方式集成锗探测器：
- 首先在硅波导的末端，刻蚀出一个精确的凹槽（空腔）。
- 经过严格的表面预处理（如氢钝化）后，使用减压化学气相沉积（RPCVD）进行锗的选择性外延生长。锗会在暴露的硅表面上生长，而不会在二氧化硅上生长。
- 外延后，通过化学机械抛光（CMP）去除多余的锗，使其表面与周围的二氧化硅层齐平。
- 最后沉积二氧化硅将其包覆。
这种方法的优势是耦合效率高（光直接从硅波导进入锗吸收区），但工艺难度大，需要精确控制外延界面的缺陷密度，以降低探测器的暗电流。
2. 微环谐振器（MRR）与热光调谐：微环谐振器是硅光芯片中用于滤波、调制和传感的核心器件。其工作原理是光在环形波导中谐振，特定波长的光会被增强或削弱。然而，硅的折射率会随温度变化（热光效应），环境温度波动会导致谐振波长漂移。 为了解决这个问题，工艺在MRR波导的上方集成了一个金属加热器（Heater）。这个加热器由Ti/TiN叠层制成，通过施加小电流产生局部热量，主动调节MRR的温度，从而将其谐振波长“锁定”在目标值上。加热器被平坦的二氧化硅层隔离和包覆，以避免光学损耗和电短路。
3. 电接触的实现：硅化（Silicidation）工艺无论是调制器的PN结，还是探测器的电极，都需要低电阻的欧姆接触。工艺在重掺杂的硅区域表面，通过沉积Ti/TiN并退火，形成了TiSi2硅化物层。这层金属硅化物能显著降低金属与半导体之间的接触电阻。随后，通过刻蚀接触孔并填充钨（W），形成了从器件到后端金属层的电连接通路。
至此，一个集成了波导、调制器、探测器和电接触的完整光子集成电路（PIC）在晶圆正面制备完成，并被平坦的二氧化硅层保护起来，为后续的垂直互连工艺做好准备。
4. TSV Middle工艺：在光子芯片中开辟垂直电通道
在完成了精密的表面光子器件后，下一步是在不破坏它们的前提下，创建贯穿硅衬底的垂直电连接，这就是TSV（Through-Silicon Via）的用武之地。在硅光Interposer中，TSV主要承担两个任务：一是为Interposer自身的有源器件（如加热器、探测器）提供供电和信号通路；二是作为上下层芯片（如底层Interposer和上层处理器Chiplet）之间高速电信号的垂直传输通道。
CEA-Leti选择的是TSV Middle工艺，即在FEOL之后、BEOL之前进行TSV制造。这种选择权衡了热预算和工艺复杂度：TSV的铜填充需要高温退火（400°C），这个温度对于已经完成的硅光器件是安全的，但如果放在BEOL铜互连之后进行，则会损坏低k介质和细线条的铜线。
4.1 TSV制造五部曲
第一步：高深宽比硅刻蚀TSV的直径是12μm，深度是100μm（对应晶圆最终减薄后的厚度），深宽比约为8:1。刻蚀分两步：
- 先用反应离子刻蚀（RIE）穿透晶圆正面上方的多层介质叠层（SiN/SiO2）。
- 然后采用Bosch工艺（一种交替进行侧壁钝化和刻蚀的深反应离子刻蚀DRIE）来刻蚀硅。Bosch工艺能实现近乎垂直的侧壁，但对于如此高的深宽比，如何保证刻蚀的均匀性和防止“瓶口”效应（顶部宽底部窄）是关键。刻蚀终点通常通过激光干涉或光学发射光谱来监控。
第二步：绝缘层与种子层沉积在硅侧壁上沉积一层高质量的绝缘层是防止TSV铜与硅衬底短路（漏电）的必须步骤。这里采用了300nm SACVD（亚常压化学气相沉积）二氧化硅加100nm PECVD二氧化硅的组合。SACVD具有良好的台阶覆盖性，能均匀地覆盖在深孔的侧壁和底部。 绝缘层之上，需要沉积铜电镀所需的种子层。顺序是：先物理气相沉积（PVD）一层Ti作为粘附层，再用化学气相沉积（CVD）一层TiN作为扩散阻挡层（防止铜原子扩散到硅中），最后用PVD沉积一层薄铜作为种子层。由于PVD工艺的共形性差，在深孔底部的铜种子层可能不连续，因此额外增加了一步电接枝（Electrografting）工艺，在种子层上选择性电镀一层薄铜，确保整个孔内壁都有连续的导电层，为后续的大电流电镀打下基础。
第三步：铜填充与退火TSV的填充采用铜电化学沉积（ECD），并使用了自下而上（Bottom-up）的填充配方。通过在电镀液中添加特殊的添加剂，使得铜在孔底部的沉积速率远快于在孔口和表面的沉积速率，从而确保深孔从底部开始被无孔洞地填充。填充后，孔口会形成几微米厚的铜蘑菇头。 填充后的铜内部存在应力和晶格缺陷，需要通过热退火（400°C）来消除。退火能使铜再结晶，降低电阻率，并释放应力，防止后续工艺中因应力导致晶圆翘曲或器件性能漂移。
第四步：化学机械抛光（CMP）平坦化这是TSV工艺中最具挑战性的步骤之一。目标是将表面多余的铜、阻挡层磨掉，并使表面绝对平坦，以进行后续的BEOL光刻。挑战在于：
- 材料硬度差异：铜软，二氧化硅硬，TiN更硬。抛光时容易出现铜凹陷（Dishing）或介质层过度抛光（Erosion）。
- TSV图案密度：TSV周围的二氧化硅区域和TSV铜本身被抛光的速率不同。 CEA-Leti采用了两步CMP法：第一步用对铜高选择比的抛光液去除大部分铜和阻挡层，并在介质层上停止；第二步用更全局平坦化的抛光液对介质层进行抛光，最终使TSV铜柱的表面与周围的二氧化硅介质层完美齐平。
注意事项：TSV对光子器件的应力影响TSV中铜与硅的热膨胀系数（CTE）失配会在周围硅中产生应力场。这个应力会改变硅的折射率（光弹效应），导致附近的波导或微环谐振器的光学特性发生改变。在设计布局时，必须让敏感的光子器件（特别是MRR）与TSV保持足够的“隔离距离”（通常大于20μm），或者通过仿真来预测和补偿这种应力引起的波长漂移。在工艺上，优化TSV的尺寸、间距和退火工艺，是减小残余应力的关键。
5. 后端工艺（BEOL）与微凸块（μ-pillars）：构建多层互连网络
TSV提供了垂直通道，而BEOL则负责在二维平面上将这些通道与各个光子器件、以及未来的Chiplet连接点（μ-pillars）编织成一张精密的互连网络。
5.1 四层金属BEOL：信号、电源与地的分层管理
CEA-Leti的BEOL采用了4层金属布线。这种设计并非随意，而是基于典型的互连需求：
- 下层金属（M1, M2, M3）：通常用于局部互连，连接距离较近的器件。这三层采用相同的堆叠结构：540nm厚的Ti-TiN/AlCu/Ti-TiN。其中，Ti-TiN是粘附/阻挡层，AlCu（含少量铜的铝合金）是主流导体材料。选择AlCu而非纯铜，可能是出于与现有200mm工艺线设备兼容性以及较低工艺温度的考虑。每层金属之间通过PECVD二氧化硅隔离，并通过钨（W）通孔连接。通孔尺寸为300nm方形，以满足高密度布线的需求。
- 顶层金属（M4）：这一层通常用于全局互连、电源网格和射频信号线。为了降低寄生电容和电阻，特别是满足射频电路对低损耗的要求，M4与M3之间的介质层厚度增加到了1.5μm，相应的通孔（Via3）尺寸也增大到750nm方形。更厚的介质层意味着更低的线间电容，有利于高速信号传输。
BEOL的制造是循环进行的“淀积-图案化-平坦化”过程：先沉积介质层，光刻并刻蚀出通孔，填充钨并CMP平坦化；然后沉积金属层，光刻并刻蚀出导线图形；如此循环往复。每一次CMP都确保了下一层光刻时有足够的焦深和平整度。
5.2 μ-pillars：与Chiplet对话的“金手指”
BEOL完成后，需要在最顶层制作与上层Chiplet连接的接口——μ-pillars（微凸块）。它相当于传统封装中的焊球，但尺寸更小（直径20μm，节距40μm），密度更高，以满足Chiplet间超短距离、超高带宽的互连需求。
- 种子层与光刻：在最终的钝化层（SiN/SiO2）上，依次PVD沉积Ti（粘附层）和Cu（种子层）。然后旋涂厚达12μm的光刻胶，并光刻出直径20μm的孔洞。
- 电镀金属柱：通过电镀，在孔洞中依次生长5μm Cu、2μm Ni和0.3μm Au。Cu是主体导电材料；Ni是阻挡层，防止上层的SnAg焊料与Cu发生快速反应形成脆性的金属间化合物；最外层的Au则提供了优良的抗氧化性和可焊性。
- 去胶与蚀刻：去除光刻胶后，用湿法蚀刻掉暴露出来的Ti/Cu种子层，独立的金属微柱就形成了。
这些μ-pillars的高度和共面性至关重要，它们将直接与上层Chiplet的对应焊盘进行热压键合或回流焊，形成可靠的机械与电连接。
6. 背面工艺：减薄、布线、开窗与最终连接
当晶圆正面的所有结构完成后，整个晶圆是厚度约725μm的“毛坯”。为了露出TSV的底部并制作与封装基板连接的接口，必须进行背面加工。
6.1 晶圆减薄与TSV露头
这是非常精细且高风险的一步：
- 临时键合：首先，将晶圆正面用临时粘合剂粘合到一个刚性的支撑载板（Carrier）上，以保护正面精细结构在后续减薄过程中不会破裂。
- 机械研磨与抛光：通过粗磨和精磨，将晶圆背面硅材料大量去除。然后采用湿法化学腐蚀（如TMAH或HF/HNO3混合液）进行应力释放和精细抛光，最终将硅衬底减薄至110μm ±1μm的精确厚度。这个厚度必须大于TSV的深度（100μm），以确保TSV被完全贯通但又不被磨穿。
- TSV铜柱显露：减薄后，TSV的底部被一层薄硅覆盖。首先用SF6基的RIE刻蚀掉这层残余硅，露出TSV底部的铜柱。然后沉积一层2μm厚的低温PECVD二氧化硅作为背面绝缘层。最后，通过CMP将这层二氧化硅磨掉，直到TSV的铜柱端面干净、平整地暴露出来，与背面硅表面齐平。
6.2 背面RDL与光学空腔
背面再布线层（RDL）：TSV的节距很密（与正面μ-pillars对应），但封装基板上的焊盘节距通常较宽。背面RDL的作用就是将高密度的TSV信号“扇出”到更宽松的节距上。其工艺与正面BEOL类似：沉积Ti/Cu种子层→光刻（线宽/间距10/10 μm）→电镀3μm厚Cu→去除种子层。为了保护铜线并在后续工艺中充当刻蚀阻挡层，会在RDL上沉积一层100nm厚的低温SiN。
光学空腔刻蚀：对于从芯片背面进行光耦合的应用（如采用背面入射的光栅耦合器），需要在对应位置刻蚀一个穿透硅衬底、直达埋氧层（BOX）的空腔。这样，光可以从芯片背面射入，穿过空腔，到达正面的光栅耦合器。刻蚀采用Bosch工艺，直径40μm，必须精确控制终点，确保停在BOX层上而不损伤正面的波导。
有机钝化层旋涂：在刻蚀了深孔空腔的崎岖表面上均匀涂覆一层保护性的聚合物钝化层（如聚酰亚胺PI或BCB）是一大挑战。CEA-Leti开发了专用的旋涂工艺，使液态聚合物能良好地填充空腔并覆盖RDL线条，经过低温固化后形成平坦的保护层。这层聚合物还能起到应力缓冲和防潮的作用。
6.3 焊锡凸块制作与最终准备
背面最终的电气接口是焊锡凸块。工艺与制作μ-pillars类似：
- 在聚合物钝化层上制作开口，暴露RDL的焊盘。
- 沉积Ti/Cu种子层，光刻出凸块图形（直径40μm，节距40μm）。
- 电镀形成凸块下金属化（UBM）：5μm Cu，2μm Ni。
- 电镀SnAg焊料（17μm）。SnAg焊料具有较好的机械强度和可靠性。
- 去除光刻胶和种子层。
最后，将晶圆从临时载板上解键合（Debond），进行清洗，然后进行划片（Dicing），分割成单个的硅光Interposer芯片，等待与Chiplet和封装基板进行最终的集成。
7. 集成挑战与未来展望
CEA-Leti展示的这套工艺架构，为硅光Interposer的制造提供了一个近乎完整的路线图。然而，从实验室工艺到大规模量产，仍有诸多挑战需要攻克：
1. 测试与良率管理：在集成如此多异构工艺的Interposer上，如何实施有效的中间测试和最终测试？光器件（如MRR的谐振波长、探测器的响应度）和电互连（TSV电阻、BEOL开路/短路）都需要测试。可能需要开发专用的晶圆级光电探针卡。良率是成本的关键，任何一个步骤的缺陷都可能导致整个Interposer报废，因此工艺控制、缺陷检测和容错设计至关重要。
2. 热管理：3D堆叠系统的主要挑战之一是散热。硅光Interposer集成了发热的电学芯片和对温度敏感的光学器件（MRR）。需要精心设计热通路，例如利用TSV铜柱作为额外的热传导路径，或者在封装中集成微流道进行液冷。
3. 设计与工艺协同优化（DTCO）：光子器件的性能（如损耗、带宽）与工艺波动（如刻蚀深度、侧壁粗糙度）紧密相关。未来的发展需要芯片设计团队与工艺厂更紧密地合作，建立精确的工艺设计套件（PDK），将工艺波动模型纳入电路仿真中，从而实现高性能、高鲁棒性的设计。
4. 标准化与生态建设：正如Chiplet生态需要UCIe等互连标准，硅光Interposer也需要在接口（如光耦合接口、电接口标准）、设计规则、测试方法等方面逐步形成行业共识，才能降低设计门槛，推动其广泛应用。
从我个人的观察来看，硅光Interposer工艺正在从“可能”走向“可行”。它的意义不仅在于制造出一个复杂的部件，更在于打通了一条将不同工艺节点、不同功能（电、光、射频、MEMS）的Chiplet进行“混搭”集成的道路。随着工艺不断成熟和成本下降，我们有望看到在单个封装内，CPU、GPU、HBM内存、硅光引擎、射频前端等模块通过这样的Interposer无缝融合，真正实现“功能异构，物理统一”的下一代集成系统。对于从业者而言，现在正是深入理解这些底层工艺细节，为未来的产品架构创新储备知识的关键时刻。