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基于Intel MAX 10 FPGA的Z80与8051双核SoC设计与实现

news 2026/5/23 2:12:00

1. 项目概述：当经典CPU遇上现代FPGA

最近在整理工作室的旧物，翻出来几块尘封已久的Z80和8051开发板，看着上面密密麻麻的飞线和74系列逻辑芯片，一个念头突然冒了出来：能不能用一块更现代的芯片，把这些经典架构“复活”，并且做得更紧凑、更灵活？于是，我把目光投向了手边闲置的Intel MAX 10 FPGA开发板。这个项目的核心，就是在一片MAX 10 FPGA芯片内部，用硬件描述语言“铸造”出Z80和8051这两颗历史上举足轻重的CPU核心，并围绕它们构建一个完整的单板计算机系统，包括内存、外设和基本的I/O功能。这不仅仅是怀旧，更是一次深入理解计算机体系结构从硬件到软件全栈的绝佳实践。对于嵌入式开发者、计算机体系结构爱好者，或是想从软件跨入硬件世界的朋友来说，跟着走一遍这个过程，你会对“计算机如何工作”有焕然一新的认识。

2. 核心设计思路与方案选型

2.1 为什么选择Intel MAX 10 FPGA？

在开始动手之前，选型是第一步。我手头有几种常见的FPGA，比如Artix-7、Cyclone IV，最终锁定MAX 10，主要基于几个非常实际的考量。首先，成本与易用性的平衡。MAX 10系列定位是低成本、高集成度的FPGA，它内部集成了配置闪存、模拟数字转换器（ADC）甚至双电源支持，这意味着我只需要一块核心板，无需额外复杂的配置电路和电源管理芯片，就能快速搭建系统原型，极大降低了硬件设计的复杂度和物料成本。

其次，逻辑资源与项目需求匹配。实现一个8位的CPU内核，例如一个精简的8051，大约需要1000-2000个LE（逻辑单元），而一个完整的Z80核心则需要更多一些，大约在3000-5000个LE左右。我使用的10M08型号，拥有约8000个LE，这为同时实现两个CPU核心、总线仲裁、内存控制器以及UART、GPIO等外设留下了充足的空间，甚至还有余量做一些性能优化。如果选用Artix-7，资源固然绰绰有余，但杀鸡用牛刀，成本和功耗都上去了。

最后，开发工具链的亲和力。Intel Quartus Prime Lite版对MAX 10提供免费支持，其集成的设计工具、仿真器和编程器已经足够成熟和稳定。对于这种规模的项目，一个稳定、易上手的工具链能节省大量在环境配置和调试上的时间。综合来看，MAX 10在资源、成本、功耗和开发便利性上达到了一个完美的平衡点，是这类中等复杂度数字系统原型的理想载体。

2.2 “软核CPU”与“单板计算机”架构解析

这个项目的本质，是在FPGA内部通过数字逻辑电路，实现CPU的功能，这就是所谓的“软核CPU”（Soft-Core CPU）。与市面上直接购买ARM或RISC-V硬核IP不同，软核给了我们从门电路级别开始构建和观察CPU的上帝视角。我选择了Z80和8051，是因为它们指令集相对简单、文档丰富，是学习CPU设计的经典模型。

整个单板计算机的架构设计，可以类比为一个微型的“主板”。FPGA内部需要构建以下几个关键部分：

CPU核心：Z80 Core和8051 Core，这是系统的“大脑”。
总线系统：包括地址总线、数据总线和控制总线。由于有两个CPU，我需要设计一个简单的总线仲裁器，来决定在某一时刻哪个CPU可以访问共享资源（如公共内存或外设），防止冲突。
存储器系统：利用FPGA内部的嵌入式内存块（M9K）来构建RAM和ROM。ROM用于存放监控程序或简单的操作系统内核（比如CP/M for Z80, 或一个简单的任务调度器），RAM作为程序运行时的临时空间。
外设控制器：这是让计算机“有用”的关键。我计划实现最基础的几个：
- UART（串口）：用于与PC通信，这是调试和程序加载的生命线。
- GPIO（通用输入输出）：连接LED、按键，实现最直观的交互。
- 定时器/计数器：为系统提供时基，用于任务调度或延时。
- 简单的VGA/字符显示器控制器（如果资源允许）：用于显示输出，让系统更完整。

所有这些模块通过内部总线互联，并由一个顶层的“系统集成”模块进行例化和连接。FPGA外部的物理引脚，则根据MAX 10开发板的布局，映射到具体的功能上，如连接USB转串口芯片的RX/TX引脚，或连接LED阵列的IO引脚。

3. 核心模块实现与细节剖析

3.1 Z80软核的设计与实现要点

Z80是一款经典的8位CPU，拥有丰富的指令集和寄存器组。在FPGA中实现它，本质上是用Verilog或VHDL语言描述其内部数据通路和控制逻辑。我参考了公开的T80核心，并进行了裁剪和优化以适应MAX 10的资源。

核心数据通路：这是CPU的“躯干”。你需要精确实现其寄存器文件（主寄存器组、备用寄存器组、专用寄存器如PC、SP等）、算术逻辑单元（ALU）、内部数据总线。Z80的ALU支持加、减、逻辑与或非、移位等多种操作，在硬件描述时，可以用一个多路选择器（case语句）根据操作码选择运算功能。

控制单元与指令译码：这是CPU的“神经中枢”，也是最复杂的部分。Z80的指令周期由多个T状态（时钟周期）组成，如取指、译码、执行、存储器读写等。你需要设计一个状态机（Finite State Machine, FSM）来精确模拟这些时序。例如，一条“LD A, (HL)”指令（将HL寄存器指向的内存内容加载到A寄存器），其状态机可能经历：S0: 输出PC地址到地址总线，发出读信号；S1: 从数据总线读取操作码，PC+1；S2: 译码，发现是寄存器间接寻址；S3: 输出HL地址到地址总线，发出读信号；S4: 从数据总线读取数据，存入A寄存器。

注意：在实现状态机时，强烈建议使用“三段式”FSM写法（次态逻辑、状态寄存器、输出逻辑分离），这样代码清晰且利于综合工具优化，避免产生毛刺或锁存器。

中断与总线请求处理：Z80有可屏蔽中断（INT）和非屏蔽中断（NMI），以及总线请求（BUSRQ）和响应（BUSAK）。在单板计算机系统中，中断通常由定时器或UART接收完成触发。你需要实现中断向量表（IVT）的机制，并在CPU状态机中插入中断响应周期。总线请求则用于DMA（直接存储器访问），在这个项目中，如果未来要添加高速数据搬运外设（比如音频芯片），就需要实现它，初期可以简化。

实测心得：仿真（Simulation）是软核调试的生命线。我几乎花了与实际编写代码同等的时间在ModelSim或Quartus自带的仿真器上。为Z80核心编写一个完整的测试平台（Testbench），用汇编语言写一小段程序（比如计算斐波那契数列），将其机器码预先加载到仿真ROM中，然后一步步跟踪每个时钟周期下寄存器、总线、状态机的变化，这是定位问题最有效的方法。光靠上板看LED闪烁来调试，效率极低。

3.2 8051软核的设计考量与差异

8051是另一款极其流行的8位微控制器，其FPGA实现与Z80有显著不同，主要体现在其“微控制器”的特性上。

哈佛架构与存储器空间：8051采用程序存储器（ROM）和数据存储器（RAM）分开的哈佛架构，且有独特的特殊功能寄存器（SFR）空间。在FPGA中，我们需要构建独立的ROM和RAM块，并通过不同的地址选通信号进行访问。SFR（如P0、P1、TCON、SCON等）需要映射到特定的数据存储器地址范围内（80H-FFH），并用独立的逻辑来实现对其的读写操作。

位寻址能力：这是8051的一大特色。部分数据RAM区（20H-2FH）和许多SFR支持位操作。在硬件实现上，这意味着你需要为这些区域提供“位寻址”的读写端口。一种常见的做法是，在正常的字节读写数据通路旁，为这些区域增加一套位地址到字节地址+位偏移的转换逻辑，并生成对应的位读写使能信号。

定时器/计数器与串口的集成：与Z80需要外接独立芯片不同，8051的核心外设（如两个定时器/计数器、一个全双工串口）通常作为软核的一部分一同实现。这意味着你的8051模块不仅要包含CPU核心，还要集成这些外设的控制逻辑。例如，串口（UART）的发送和接收移位寄存器、波特率发生器（通常由定时器1溢出驱动）都需要用硬件逻辑描述。

资源优化技巧：8051的指令集比Z80简单，但它的硬件结构有其复杂性。为了节省MAX 10的LE资源，可以对一些不常用的指令或功能进行裁剪。例如，如果项目不需要省电，可以简化掉掉电模式（Power-down）和空闲模式（Idle）的逻辑。对于乘法除法指令（MUL/DIV），如果应用场景不涉及复杂运算，可以考虑用软件子程序替代，从而节省大量用于实现乘法器/除法器的逻辑资源。

3.3 总线仲裁与共享外设设计

当两个CPU核心存在于同一片FPGA中，它们如何和谐地共享内存、串口等资源？这就需要总线仲裁器。

我设计了一个基于固定优先级（Priority-based）的简单仲裁器。赋予Z80更高的优先级，因为在我的设想中，Z80可能运行一个更复杂的监控程序，而8051负责处理实时性要求高的外设控制（如精确 PWM 生成）。仲裁器内部有一个状态机，其工作流程如下：

请求阶段：Z80和8051在需要访问共享总线时，分别发出bus_req_z80和bus_req_51信号。
仲裁阶段：仲裁器根据优先级（假设Z80优先级高）进行裁决。如果Z80请求有效，则立即授予Z80总线使用权（bus_grant_z80=1），并通知8051等待（bus_grant_51=0）。只有当Z80释放总线（bus_req_z80=0）且8051正在请求时，总线才会授予8051。
授权与隔离：获得授权的CPU，其地址、数据输出使能信号被打开，连接到共享总线上。同时，另一个CPU的这些输出必须被置为高阻态（Tri-state），从而实现电气隔离。共享设备（如公共RAM）的片选和读写信号，则由当前获得授权的CPU控制。

共享外设的地址映射：这是软件编程的基础。我需要为两个CPU统一规划一个地址空间。例如：

0x0000 - 0x7FFF：Z80私有RAM/ROM。
0x8000 - 0xFFFF：共享资源区。
- 0x8000 - 0x8FFF：共享双端口RAM（实际用FPGA内存块模拟，需设计仲裁逻辑防止同时写冲突）。
- 0x9000：共享UART数据寄存器（只读为接收，只写为发送）。
- 0x9001：共享UART状态/控制寄存器。
- 0xA000：8051私有外设映射起始（在8051看来，这些地址可能对应其SFR或XRAM空间，需要一层地址转换桥接）。

这样，Z80可以通过向0x9000写数据来发送串口信息，8051也可以通过访问它自己的“特殊地址”（经过桥接转换到0x9000）来接收，实现了进程间通信（IPC）的雏形。

4. 系统集成、调试与上板实操

4.1 顶层模块集成与引脚分配

当所有子模块（Z80核心、8051核心、仲裁器、内存控制器、UART、GPIO等）都经过仿真验证后，下一步就是在Quartus中创建顶层模块（Top-level Entity），将它们像搭积木一样连接起来。

module z80_8051_soc ( input wire clk_50m, // 50MHz主时钟 input wire rst_n, // 低电平复位 // UART接口 output wire uart_txd, input wire uart_rxd, // GPIO接口 - 8个LED， 4个按键 output wire [7:0] led, input wire [3:0] key ); // 内部信号声明 wire clk_cpu; // 分频后的CPU时钟（如3.125MHz） wire [15:0] z80_addr, cpu51_addr; wire [7:0] z80_data_out, cpu51_data_out, sys_data_in; // ... 其他大量内部连线 // 时钟分频模块实例化 clock_divider clk_gen (.clk_in(clk_50m), .clk_out(clk_cpu)); // Z80核心实例化 z80_core u_z80 ( .clk(clk_cpu), .reset(~rst_n), .addr(z80_addr), .data_out(z80_data_out), .data_in(sys_data_in), // ... 其他控制信号连接到仲裁器 ); // 8051核心实例化 cpu51_core u_51 ( .clk(clk_cpu), .rst(~rst_n), .addr(cpu51_addr), .data_out(cpu51_data_out), .data_in(sys_data_in), // ... 其他信号 ); // 总线仲裁器实例化 bus_arbiter u_arbiter ( .clk(clk_cpu), .req_a(z80_bus_req), .req_b(cpu51_bus_req), .grant_a(z80_bus_grant), .grant_b(cpu51_bus_grant) ); // 共享RAM控制器实例化（例化一个M9K RAM块） shared_ram_ctrl u_ram ( .address(selected_addr[12:0]), // 来自仲裁后的地址 .clock(clk_cpu), .data(selected_data_out), .wren(selected_write_en & ram_cs), .q(sys_data_to_cpu) ); // UART控制器实例化 uart_controller u_uart ( .clk(clk_50m), // UART通常需要更高频率的时钟进行波特率生成 .rst(~rst_n), .addr(selected_addr[0]), .wr_en(selected_write_en & uart_cs), .rd_en(selected_read_en & uart_cs), .data_in(selected_data_out), .data_out(uart_data_out), .txd(uart_txd), .rxd(uart_rxd) ); // 地址译码与数据总线多路选择逻辑 // ... 根据仲裁结果和地址高位，产生各设备的片选信号（ram_cs, uart_cs...） // ... 根据当前总线拥有者，选择将哪个CPU的数据输出连接到共享总线上 // ... 将来自共享设备（RAM, UART）的数据，路由回当前总线拥有者 // GPIO控制逻辑 assign led = gpio_out_reg; // 将寄存器输出连接到LED always @(posedge clk_cpu) begin if (gpio_write_en) gpio_out_reg <= selected_data_out; if (gpio_read_en) gpio_in_data <= {4‘b0, key}; // 按键值读入 end endmodule

引脚分配（Pin Assignment）：这是连接FPGA逻辑与物理世界的关键一步。在Quartus的Pin Planner工具中，需要根据MAX 10开发板的原理图，将顶层模块的输入输出信号分配到具体的物理引脚上。例如：

clk_50m-> 连接到开发板的50MHz晶振引脚（如PIN_M2）。
rst_n-> 连接到开发板的一个按键（如PIN_A7，配置为上拉输入，按下为低电平）。
uart_txd/rxd-> 连接到板载USB转串口芯片的对应引脚（如PIN_B12, PIN_A12）。
led[7:0]-> 连接到8个用户LED的引脚。
key[3:0]-> 连接到4个用户按键的引脚。

时序约束（Timing Constraints）：为了让工具优化布局布线，满足时序要求，必须创建.sdc文件。最基本的约束是创建时钟：

create_clock -name {clk_50m} -period 20.000 [get_ports {clk_50m}] create_generated_clock -name {clk_cpu} -source [get_ports {clk_50m}] -divide_by 16 [get_pins {clk_gen|clk_out}]

这告诉时序分析工具，主时钟是50MHz（周期20ns），生成的CPU时钟是其16分频。工具会确保所有寄存器到寄存器的路径在这个时钟频率下都能稳定工作。

4.2 软件开发与交叉编译环境搭建

硬件就绪后，需要为这两个CPU编写软件。这离不开交叉编译工具链。

对于Z80：我选择了开源的z88dk套件。它包含了C编译器、汇编器、链接器和丰富的库函数。在Linux或WSL环境下，安装后即可使用。编写一个简单的“Hello World”串口输出程序：
```
#include <stdio.h> void main() { // 假设UART数据寄存器地址为0x9000，状态寄存器为0x9001 #define UART_DATA (*(volatile unsigned char*)0x9000) #define UART_STATUS (*(volatile unsigned char*)0x9001) char *str = "Hello from Z80!\n"; while(*str) { while((UART_STATUS & 0x02) == 0); // 等待发送缓冲区空 UART_DATA = *str++; } while(1); }
```
使用zcc编译并生成Intel HEX格式的机器码：zcc +z80 -clib=sdcc_iy -startup=1 -o hello.ihx hello.c。这个.ihx文件需要转换成二进制（objcopy）或直接由Quartus的In-System Memory Content Editor工具写入到FPGA的ROM内存块中。
对于8051：同样使用开源的sdcc（Small Device C Compiler）。它支持8051架构。编写一个让LED闪烁的程序：
```
#include <8051.h> // 包含SFR定义 void delay_ms(unsigned int ms) { unsigned int i, j; for(i=0; i<ms; i++) for(j=0; j<120; j++); } void main() { while(1) { P1 = 0x00; // 假设LED连接在P1口，低电平点亮 delay_ms(500); P1 = 0xFF; delay_ms(500); } }
```
编译命令：sdcc --model-small hello.c，会生成一系列文件，其中.ihx是最终的可执行文件格式，同样需要转换并加载到8051的程序ROM中。

程序加载方法：对于FPGA原型系统，最方便的程序加载方式有两种：

编译时固化：将编译好的机器码，在Quartus工程中，作为.mif（Memory Initialization File）或.hex文件，直接初始化到ROM内存块的初始内容中。这样每次FPGA配置后，程序就已经在里面了。适合固化不变的监控程序。
运行时加载：通过串口，利用一个预先固化在ROM中的小型引导加载程序（Bootloader），接收PC端发送的新的程序二进制流，并写入到RAM或Flash（如果外挂了）的指定位置，然后跳转执行。这种方式便于调试和更新软件。

4.3 系统级调试与问题排查实录

将综合、布局布线后的.sof文件下载到MAX 10开发板后，真正的挑战才开始。以下是我在调试过程中遇到的一些典型问题及解决方法：

问题一：系统完全无反应，LED不亮，串口无输出。

排查思路：这是最令人头疼的情况。遵循从外到内、从电源到时序的原则。
1. 硬件检查：确认开发板供电正常，下载线连接可靠，.sof文件下载成功。
2. 复位信号：这是最常见的坑。用示波器或逻辑分析仪抓取rst_n引脚波形，确保上电后有一个稳定的低脉冲，然后保持高电平。我的代码中是低电平复位，如果按键电路是上拉，按下为低，要确保默认状态（未按下）为高。我曾因为复位信号接反（常低）导致CPU一直处于复位状态。
3. 时钟信号：测量clk_cpu信号是否存在，频率是否正确。如果时钟分频模块有误，CPU可能得不到时钟。可以在分频器输出后加一个reg，用always @(posedge clk_50m)将其反相输出到一个测试引脚，用示波器看是否有方波。
4. 仿真回归：如果硬件基本信号正常，立刻回到仿真。在Testbench中模拟上电复位和时钟，运行足够长的仿真时间，查看顶层关键信号（如CPU的地址总线、读写信号）是否有活动。如果仿真正常但板子不行，极有可能是时序约束或引脚分配问题。

问题二：串口输出乱码或只能输出第一个字符。

排查思路：这通常是波特率不匹配或UART控制器逻辑有误。
1. 波特率校准：UART的波特率由输入时钟分频产生。计算公式为：分频系数 = 系统时钟频率 / (目标波特率 * 16)。例如，50MHz时钟，要得到115200波特率，分频系数 = 50,000,000 / (115200 * 16) ≈ 27.13。取整27或27.1（如果支持小数分频）都会导致误差。误差过大会导致采样点偏移，产生乱码。我通常先用一个更精确的时钟（如50MHz/434=115207波特率，误差很小），或者使用MAX 10内部PLL生成一个更接近目标频率的时钟。
2. UART状态机：确保发送状态机在“等待发送完成”的状态停留足够的时间（一个完整的位周期）。常见的错误是状态切换太快，导致数据位还没送完就开始了下一帧。在发送移位寄存器移出每一位后，必须等待一个“波特率时钟”周期。
3. 软件等待循环：检查Z80或8051的发送程序，是否在写入数据寄存器后，正确地轮询状态寄存器的“发送缓冲区空”标志位。如果没等空就写下一个字节，会导致数据覆盖。

问题三：双核系统中，一个CPU工作正常，另一个完全不工作或行为异常。

排查思路：问题很可能出在总线仲裁或资源共享上。
1. 仲裁逻辑死锁：检查仲裁器的状态机，是否存在两个CPU同时请求且优先级处理不当，导致都无法获得授权的情况。在仿真中，可以编写一个激励，让两个CPU几乎同时发起总线请求，观察仲裁器的grant信号。
2. 地址/数据总线冲突：当CPU未获得总线授权时，其地址和数据输出必须为高阻态（‘Z‘）。在Verilog中，需要用三态缓冲器（assign bus = grant ? cpu_data : 8‘bZZZZ_ZZZZ;）来实现。如果处理不当，两个CPU的输出级连在一起，会产生总线竞争，导致信号电平不确定。
3. 共享RAM访问冲突：虽然通过仲裁避免了同时访问，但如果两个CPU访问共享RAM的时序非常接近，而RAM本身没有同步或双端口机制，仍可能出错。对于单端口RAM模拟共享，必须在仲裁器授权切换时，插入至少一个时钟周期的“空闲周期”，让前一个访问完全结束，再允许下一个访问开始。更好的办法是使用FPGA内置的双端口RAM（True Dual-Port RAM）块，两个CPU可以真正同时访问不同地址。

问题四：程序运行一段时间后跑飞或死机。

排查思路：这通常是时序违例（Timing Violation）或亚稳态（Metastability）引起的。
1. 时序报告分析：编译完成后，一定要仔细查看Quartus的时序分析报告（TimeQuest Timing Analyzer）。关注“最差建立时间余量（Worst-case Setup Slack）”和“最差保持时间余量（Hold Slack）”。如果余量为负，说明存在时序违例，寄存器采样可能出错。解决方法包括：降低CPU时钟频率、优化关键路径逻辑（如插入流水线寄存器）、加强时序约束。
2. 跨时钟域处理：如果系统中存在多个不同频率的时钟（如50MHz系统时钟和3.125MHz CPU时钟，以及可能由外部按键产生的异步信号），必须在跨时钟域的信号路径上使用同步器（两级或三级D触发器串联）。例如，按键信号进入CPU时钟域前，必须经过同步器处理，否则极易引发亚稳态，导致系统状态机进入非法状态。
3. 看门狗定时器：作为一种容错设计，可以在系统中加入一个简单的看门狗定时器。如果主程序正常运行，它会定期“喂狗”（清零定时器）。一旦程序跑飞，无法按时喂狗，看门狗超时就会产生系统复位，让程序从头开始。这在调试初期非常有用。

5. 项目总结与扩展思考

经过数周的设计、编码、仿真和调试，当Z80的监控程序通过串口打印出欢迎信息，同时8051控制的LED开始有节奏地闪烁时，那种成就感是无可比拟的。这个项目远不止是让两个老古董CPU“复活”，它是一次完整的片上系统（SoC）开发实践。

我个人最深的体会是，仿真与调试的时间占比远超编码。在硬件描述语言的世界里，思维必须是并发的、时序精确的。一个看似微小的逻辑错误，比如状态机状态编码重叠，或者组合逻辑产生的毛刺，在仿真中可能被忽略，但上板后就会导致难以定位的随机故障。养成严谨的代码风格（如always块内用非阻塞赋值<=描述时序逻辑，用阻塞赋值=描述组合逻辑），以及建立完善的仿真测试平台，是提高效率、减少挫折的关键。

这个项目还有巨大的扩展空间。例如，可以为Z80移植一个精简版的CP/M操作系统，让它能够从SD卡（通过SPI接口）加载和运行更大的程序。可以为8051添加更多的外设驱动，如I2C温湿度传感器、SPI OLED屏幕，让它成为一个真正的智能外设协处理器。甚至可以利用MAX 10内部剩余的LE资源，实现一个简单的VGA字符发生器，让这台“计算机”拥有自己的显示器输出。

从更宏观的视角看，基于FPGA的软核CPU设计，是理解现代复杂SoC（如手机处理器、路由器芯片）的绝佳起点。你今天在MAX 10上手动连接的总线、仲裁器、内存控制器，正是那些商用IP核（如AMBA AHB/APB总线）所抽象和优化的对象。通过这个亲手搭建的过程，你获得的对计算机底层运行机制的理解，是阅读任何教科书都无法替代的。

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