手把手教你用Zynq-7000 PL端驱动HDMI：从Digilent IP到完整Vivado工程（附源码）

基于Zynq-7000 PL端的HDMI显示开发实战：从开源IP到完整工程实现

在嵌入式视觉系统开发中，HDMI输出功能已成为许多项目的标配需求。对于使用Xilinx Zynq-7000系列SoC的开发者来说，利用PL(可编程逻辑)端实现HDMI输出不仅能充分发挥FPGA的并行处理优势，还能为系统设计带来更大的灵活性。本文将从一个经过验证的开源IP核出发，详细介绍如何在Vivado环境中构建完整的HDMI输出工程，特别适合刚接触Zynq平台HDMI开发的工程师快速上手。

1. 工程架构设计与核心组件

1.1 系统整体架构

一个完整的PL端HDMI输出系统通常包含以下几个关键模块：

• 时钟生成模块：负责产生像素时钟及其5倍频时钟
• 时序生成模块：按照视频标准产生行场同步信号
• 数据生成模块：产生RGB像素数据流
• TMDS编码模块：将并行视频数据转换为串行差分信号

module hdmi_system( input sys_clk, input rst_n, output TMDS_clk_p, output TMDS_clk_n, output [2:0] TMDS_data_p, output [2:0] TMDS_data_n ); // 各功能模块实例化 endmodule

1.2 Digilent rgb2dvi IP核解析

Digilent提供的开源rgb2dvi IP核是工程的核心组件，其主要特性包括：

注意：该IP核同时兼容DVI和HDMI标准，因为两者在电气特性上都采用TMDS信号传输。

2. 时钟系统设计与实现

2.1 像素时钟计算

以常见的720p@60Hz分辨率为例，其像素时钟频率计算如下：

• 水平总像素：1650 (1280有效 + 370消隐)
• 垂直总行数：750 (720有效 + 30消隐)
• 刷新率：60Hz
• 像素时钟 = 1650 × 750 × 60 ≈ 74.25MHz

2.2 MMCM时钟配置

在Vivado中使用MMCM生成所需时钟：

create_clock -period 20.000 -name sys_clk [get_ports sys_clk] # 配置MMCM生成74.25MHz和371.25MHz时钟 set_property -dict { CONFIG.CLKOUT1_USED {true} CONFIG.CLKOUT1_REQUESTED_OUT_FREQ {74.25} CONFIG.CLKOUT2_USED {true} CONFIG.CLKOUT2_REQUESTED_OUT_FREQ {371.25} } [get_ips clk_wiz_0]

关键参数配置要点：

• 输入时钟：通常使用板载50MHz或100MHz晶振
• 主输出时钟：74.25MHz (像素时钟)
• 次级输出时钟：371.25MHz (5倍像素时钟，用于TMDS串行化)
• 锁定信号(Locked)：作为系统复位解除条件

3. 视频时序生成模块

3.1 时序参数定义

根据CEA-861-D标准，720p时序参数如下：

`define H_ACTIVE 1280 `define H_FP 110 `define H_SYNC 40 `define H_BP 220 `define V_ACTIVE 720 `define V_FP 5 `define V_SYNC 5 `define V_BP 20

3.2 时序生成状态机

核心状态机实现水平/垂直计数器：

always @(posedge pixel_clk) begin // 水平计数器 if(h_cnt == H_TOTAL-1) begin h_cnt <= 0; // 垂直计数器 if(v_cnt == V_TOTAL-1) v_cnt <= 0; else v_cnt <= v_cnt + 1; end else begin h_cnt <= h_cnt + 1; end // 生成同步信号 hsync <= (h_cnt >= H_FP) && (h_cnt < H_FP+H_SYNC); vsync <= (v_cnt >= V_FP) && (v_cnt < V_FP+V_SYNC); // 生成数据有效信号 data_valid <= (h_cnt >= H_FP+H_SYNC+H_BP) && (h_cnt < H_FP+H_SYNC+H_BP+H_ACTIVE) && (v_cnt >= V_FP+V_SYNC+V_BP) && (v_cnt < V_FP+V_SYNC+V_BP+V_ACTIVE); end

4. 视频数据处理与IP核集成

4.1 简单测试图案生成

开发初期可使用简单的测试图案验证系统：

// 生成彩色渐变测试图案 assign red = data_valid ? (h_pos[7:0] ^ v_pos[7:0]) : 8'h0; assign green = data_valid ? h_pos[7:0] : 8'h0; assign blue = data_valid ? v_pos[7:0] : 8'h0;

4.2 rgb2dvi IP核集成

在Vivado中配置并连接IP核：

1. 将IP核添加到工程中
2. 配置输入数据宽度为24位(RGB888)
3. 连接时钟和复位信号
4. 绑定TMDS输出端口到顶层模块

提示：IP核的aRst_n信号建议连接到MMCM的locked信号，确保时钟稳定后才开始工作。

5. 约束文件设计与工程验证

5.1 关键引脚约束

TMDS差分信号需要特殊约束：

# 时钟差分对约束 set_property PACKAGE_PIN N18 [get_ports TMDS_clk_p] set_property IOSTANDARD TMDS_33 [get_ports TMDS_clk_p] # 数据差分对约束 set_property PACKAGE_PIN V20 [get_ports {TMDS_data_p[0]}] set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_p[0]}]

5.2 常见调试技巧

• 使用ILA核抓取视频时序信号
• 先验证低分辨率(如480p)再测试高分辨率
• 检查时钟抖动和信号完整性

在完成所有模块集成后，建议按照以下流程验证：

1. 首先确认时钟系统工作正常
2. 然后验证时序生成模块输出正确的同步信号
3. 接着测试简单的静态图像输出
4. 最后尝试动态图像或视频流

实际项目中，我们曾遇到TMDS信号眼图不理想的问题，最终通过调整PCB走线阻抗和FPGA输出驱动强度解决了该问题。对于Zynq-7000器件，建议将TMDS输出驱动电流设置为16mA以获得最佳信号质量。