芯片设计与流片：关键流程解析

本文将梳理芯片设计、流片、验证、制造及成本相关内容。流片是芯片设计的一场重大考核：它验证设计是否能够按照预期完成制造。

流片（Tapeout）是半导体制造中的关键阶段，指将最终确定的设计交付给晶圆代工厂，用于生产晶圆。流片用于检验制造出的芯片是否符合设计要求，或是否需要进一步优化。若样品符合规格，该设计即可进入量产阶段。

1. 晶圆相关术语

1. 芯片、晶粒、器件、电路、微芯片或裸片：这些术语均指代晶圆表面绝大部分区域上的微芯片图案。
2. 划片槽 / 切割道：晶圆上用于分隔单个芯片的区域。划片槽通常为空白，但部分公司会在此放置对准标记或测试结构。
3. 工程晶粒与测试晶粒：与常规量产晶粒不同，二者包含特殊器件和电路模块，用于对晶圆制造工序进行电性测试。
4. 边缘晶粒：位于晶圆边缘的晶粒，因掩膜覆盖不全导致有效面积损耗。转向更大尺寸晶圆可减少边缘晶粒造成的损耗，这也是行业推动大尺寸晶圆发展的原因之一。
5. 晶圆晶面：晶圆横截面可显示器件下方的晶格结构，器件边缘需与晶体取向对齐。
6. 晶圆平边与缺口：部分晶圆带有主平边和副平边，用于标识 P 型 <100> 晶体取向；而 300 毫米和 450 毫米晶圆通常采用缺口标识晶体取向。这些特征还可辅助晶圆在部分工艺步骤中完成定位与对准。

2. 流片模式：全掩膜版流片与多项目晶圆流片

全掩膜版流片（Full Mask）与多项目晶圆流片（MPW）是两种主流流片方案。全掩膜版流片会为单一设计配备一整套专属掩膜版；多项目晶圆流片则将多个采用相同工艺的设计集成到同一片晶圆上，让多个设计可在同一批次中完成制造。

1. 全掩膜版流片：制造流程中的所有掩膜版均服务于单一设计。一片晶圆可产出数千个晶粒，经封装后，能满足大批量生产需求。
2. 多项目晶圆流片（MPW）：类似印制电路板的拼版打样，多项目晶圆流片将多个采用相同工艺的设计集成到同一片晶圆上。每个设计通常可获得数十个样品晶粒，足以满足原型验证需求。多项目晶圆流片可将流片成本降低 90%–95%，大幅减少研发开支。
3. 晶圆代工厂通常每年安排多批次多项目晶圆流片，这类批次常被称为 “共享批次”。多项目晶圆流片的名额以 “席位” 为单位预订，一个席位通常对应一小块矩形区域（例如 3 毫米 ×4 毫米）。为保障多方参与，代工厂会限制单个客户预订的席位数量。参与多项目晶圆流片的成本较低，通常仅需数万美元，但生产周期与全掩膜版流片一致，一般为 6–9 个月，因此交付周期相对更长。
4. 由于多项目晶圆流片采用设计共享晶圆的模式，单个设计可获得的样品晶粒数量有限。多项目晶圆流片产出的样品主要用于企业内部验证及少量早期客户测试，不适用于大批量生产。

3. 工程变更单流程

工程变更单（ECO，Engineering Change Order）即工程变更指令。工程变更可发生在流片前、流片过程中或流片完成后。流片后的工程变更若仅需小幅调整，可能仅修改少数金属层；若为较大变更，则可能需要修改多层金属层，甚至重新完成全流程流片。工程变更单的执行流程遵循特定步骤，核心原则是最大限度保留原有版图设计。

若多项目晶圆流片或全掩膜版流片产出的原型芯片出现功能或性能缺陷，可通过工程变更单对布线及标准单元布局进行局部调整，在尽量保留原有版图的前提下修复剩余设计违规问题。当后端布局布线流程无法在不重新执行全流程的前提下修复违规问题时，可通过工程变更单优化时序、设计规则检查（DRC）、版图与电路一致性检查（LVS）及功耗，使设计满足最终签核标准。

4. 流片工艺角

1. 芯片制造属于物理工艺，存在工艺偏差（如掺杂浓度、扩散深度、刻蚀深度等参数差异）。偏差存在于不同生产批次、同一批次的不同晶圆，甚至同一片晶圆的不同位置。
2. 晶圆上不同位置的载流子漂移速度并不完全一致，器件特性还会随电压、温度变化。这些偏差由PVT（工艺、电压、温度）因素共同决定。工艺维度进一步细分为各类工艺角：TT（典型 N 型、典型 P 型）、FF（快速 N 型、快速 P 型）、SS（慢速 N 型、慢速 P 型）、FS（快速 N 型、慢速 P 型）、SF（慢速 N 型、快速 P 型）。首位字母代表 NMOS 管，第二位字母代表 PMOS 管。NMOS 管与 PMOS 管制造相互独立，可能出现一种管子速度快、另一种速度慢的情况，由此形成 FF、SS、FS、SF 四种工艺角。工艺调整可优化器件速度，实现 FF/SS 工艺角分级。绝大多数器件处于 TT 工艺角；假设参数服从正态分布，这五类工艺角覆盖 ±3σ 范围内约 99.73% 的预期偏差。
3. 工程晶圆流片阶段需进行工艺角验证。晶圆代工厂可能对关键工艺层进行调整以控制在线偏差，或使用备用晶圆确保量产晶圆参数达标（接近 TT 工艺角）。若仅需生产少量样品，可跳过工艺角验证；若为量产做准备，则必须完成全工艺角覆盖验证。设计阶段需仿真验证电路在各类工艺角及极端温度下的工作状态，确保量产良率达标。
4. 工艺角划分策略：产品规格通常会设定 σ 裕量，例如 “2FF” 表示向快速方向偏移 2σ，“3SS” 表示向慢速方向偏移 3σ。σ 主要用于量化阈值电压（Vt）偏差，σ 值越大表示偏差越显著。超出标称规格线的裕量可抵消生产过程中的工艺波动。

5. 流片成本与晶圆定价

掩膜版成本与晶圆成本是流片开支的核心组成部分。以 40 纳米工艺为例，掩膜版成本约为 80 万–90 万美元，单片晶圆成本约为 3000–4000 美元；若包含知识产权（IP）集成费用，总成本约为 700 万–800 万元人民币。

不同工艺节点的流片成本参考：28 纳米工艺单次流片约 200 万美元；14 纳米约 500 万美元；7 纳米约 1500 万美元；5 纳米约 4725 万美元；3 纳米工艺成本或超 1 亿美元。在掩膜版与晶圆的总开支中，掩膜版套件是最大单项成本。

先进工艺节点需要更多掩膜版层数，每一层掩膜版均对应光刻胶涂布、曝光、显影、刻蚀等工序，产生材料损耗与设备折旧成本，最终由无晶圆设计企业承担。

掩膜版数量参考：28 纳米工艺约 40 层掩膜版；14 纳米约 60 层；7 纳米及以上超 80 层。若单块掩膜版成本约 8 万美元，需依靠大规模量产才能摊薄成本。

40 纳米微控制单元（MCU）工艺成本示例：

• 生产 10 片晶圆：单片晶圆成本 = (900,000 + 4,000×10) ÷ 10 = 94,000 美元
• 生产 10,000 片晶圆：单片晶圆成本 = (900,000 + 4,000×10,000) ÷ 10,000 = 4,090 美元

更大的晶圆产量可降低单片晶圆成本，不同代工厂报价会有所差异。

总结

从设计到成品芯片的关键阶段包括：设计、流片、封装和测试，但成本分布各不相同：大致为工程人力 20%、流片 40%、封装 35%、测试 5%。

流片风险较高。失败率因团队和芯片类型而异，通常在 15%–35% 之间。部分模拟传感器企业，即便拥有完整团队和清晰设计理念，也需要多次迭代：某案例耗时八年、经历 18 次流片，才完成模拟传感器知识产权（IP）验证，并交付超低功耗、近传感器处理芯片。