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基于磁隧道结的逻辑锁定技术：原理、设计与工程实践

news 2026/5/26 11:44:09

1. 项目概述：当硬件安全遇见自旋电子学

在芯片设计行业摸爬滚打十几年，我见过太多因为知识产权（IP）泄露而导致的商业失败案例。一颗精心设计的芯片，从架构到网表，凝聚了团队数年的心血，一旦被逆向工程或恶意复制，损失难以估量。传统的硬件安全防线，如加密存储或物理隔离，在面对日益复杂的供应链攻击（尤其是在不可信代工厂制造环节）时，常常显得力不从心。逻辑锁定技术正是在这种背景下，作为一种主动的、电路级的防御手段，进入了我们的视野。它的核心思想很巧妙：你不是想抄我的电路吗？那我就在原始电路里埋下一些“锁”，只有用正确的“钥匙”（密钥）激活，电路才能正常工作；否则，输出就是一堆乱码。这就像给你的芯片设计装上了一道只有你才知道密码的电子锁。

然而，传统的逻辑锁定方案大多基于成熟的CMOS技术。随着工艺节点不断微缩，CMOS器件在功耗、泄漏电流和工艺偏差方面面临的挑战日益严峻，这直接影响了安全电路的可靠性和能效。近年来，自旋电子学，特别是磁隧道结器件，以其独特的非易失性、近乎零的静态功耗、高读写速度以及与CMOS工艺良好的兼容性，成为了“后CMOS时代”的明星。MTJ的核心是利用电子自旋而非电荷来存储信息，其电阻状态（高阻或低阻）由内部磁性层的磁化方向决定，且断电后状态能够保持。这不禁让人思考：能否将MTJ这种物理特性与逻辑锁定技术相结合，构建出更安全、更高效的新一代硬件安全原语？

这正是我们今天要深入探讨的主题。本文将带你深入剖析一项前沿研究：基于2T/3T磁隧道结的逻辑锁定技术。我们将不仅仅停留在论文概述的层面，而是结合我多年的芯片设计经验，拆解其背后的设计思路、电路实现细节、仿真验证方法，并重点分享在实际工程化过程中可能遇到的“坑”以及应对策略。无论你是初涉硬件安全的学生，还是寻求技术突破的工程师，这篇文章都将为你提供一个从原理到实践、从优势到挑战的完整视角。

2. 逻辑锁定与磁隧道结：技术原理深度解析

2.1 逻辑锁定的攻防本质与核心诉求

要理解MTJ为何适合用于逻辑锁定，首先得吃透逻辑锁定技术本身的需求与挑战。逻辑锁定并非简单地在电路中插入几个门电路。它的设计是一场与潜在攻击者之间的博弈。

攻击者的典型手段是SAT（可满足性）攻击。他们拥有被加密（锁定）的网表和一个可以正常工作的“激活芯片”。通过向芯片输入大量测试向量，观察输出，并利用这些输入-输出对来构建约束条件，攻击者可以运行SAT求解器，逆向推导出正确的密钥。因此，一个强大的逻辑锁定方案必须能有效抵抗此类攻击。

这引出了逻辑锁定的几个核心设计指标：

输出扰乱率：在错误密钥下，电路输出错误结果的概率。理想情况下应为50%（即汉明距离为50%），使得攻击者无法从输出中获取任何有效信息来缩小密钥搜索空间。
面积与功耗开销：插入的锁定逻辑不能对原电路性能造成过大影响。
抗工艺偏差能力：在纳米级工艺下，晶体管参数（如阈值电压、沟道长度）存在不可避免的波动。锁定电路必须在各种工艺角（Process Corner）下都能稳定工作，否则正确的密钥也可能无法解锁电路。
抗旁道攻击：密钥的读写操作不应在功耗、电磁辐射等旁道信息中留下明显特征，以防被功率分析（PA）等攻击手段探测。

传统CMOS逻辑门（如XOR/XNOR）实现的锁定单元，虽然在逻辑功能上可以实现扰乱，但在非易失性（密钥需持续供电存储）、静态功耗和对抗物理攻击方面存在固有局限。而MTJ，恰恰能在这些方面提供补充甚至超越的优势。

2.2 磁隧道结：自旋电子学的安全利器

MTJ的基本结构像一个三明治：两层铁磁层（固定层和自由层）中间夹着一层极薄的绝缘隧道势垒层。其核心原理是隧穿磁阻效应：当两层铁磁层的磁化方向平行时，电阻低；反平行时，电阻高。通过电流或电压脉冲可以改变自由层的磁化方向，从而实现电阻状态的切换（写入）。写入后，状态无需电源即可保持，这就是其非易失性。

对于硬件安全而言，MTJ的几个特性极具吸引力：

物理不可克隆性基础：由于纳米级制造工艺的随机偏差，每个MTJ的精确物理参数（如势垒层厚度、界面粗糙度）都是独一无二的。这种微小的差异会表现为电阻值的随机分布，为构建物理不可克隆函数提供了天然基础。虽然本文聚焦逻辑锁定，但这一点是MTJ用于硬件安全的底层优势。
低功耗操作：MTJ的写入能量通常低于CMOS SRAM的写入能量，且静态功耗几乎为零，这对于电池供电的物联网设备安全至关重要。
与CMOS兼容：MTJ可以在后端工艺中集成在CMOS晶圆之上，不占用宝贵的硅基晶体管面积，有利于实现高密度、异构集成。

文中探讨的2T和3T结构，主要区别在于写入机制：

2T MTJ：通常基于自旋转移矩效应。写入电流直接穿过MTJ堆栈，利用电子的自旋角动量来翻转自由层磁化。结构简单，但读写路径共用，可能存在读写干扰问题。
3T MTJ：引入了额外的端口，通常利用自旋轨道矩效应。写入电流流经底部的重金属层（如Ta、W），通过自旋霍尔效应产生横向自旋流，作用于自由层使其翻转。这种结构将读路径与写路径分离，提高了可靠性，并可能降低写入电流。

注意：选择2T还是3T结构，是一个典型的工程权衡。2T结构面积更小，集成密度更高；而3T结构在读写可靠性、速度和功耗方面往往更具优势，但需要额外的布线。在安全应用中，如果密钥写入频率极低（一次写入，多次读取），2T的简洁性可能更有吸引力；若考虑抗旁道攻击，需要更精细地控制写入过程，3T的分离路径可能更合适。

3. 基于MTJ的逻辑锁定电路设计与实现

3.1 电路架构：从概念到晶体管级实现

论文中提出的核心电路是一个混合CMOS-MTJ逻辑单元，它既能作为常规逻辑门（如AND/NAND）工作，其功能又由一个密钥位（Key）来控制。我们以文中重点描述的2T MTJ结构为例，进行拆解。

整个锁存/比较单元的核心是一个预充电感测放大器。PCSA的工作分为两个阶段：

预充电阶段：时钟CLK为低时，输出节点Out和/Out都被上拉至电源电压VDD。
求值阶段：时钟CLK为高时，根据输入In和MTJ的电阻状态（由密钥Key预先写入决定），两个分支进行“竞争”。电阻更小的分支会更快地将输出节点下拉至地，从而决定最终的逻辑输出。

密钥Key的写入由一个独立的写入电路完成。当写使能WEn有效时（通常与CLK反相），Key值被转换为电流方向，流经两个互补的MTJ（MTJ1和MTJ2），将它们设置为相反的状态（一个为低阻RP，一个为高阻RAP）。

电路工作的精髓在于电阻比的巧妙设计：

当In=0时，上方的NMOS管关闭，左侧分支电阻极大（GΩ级），右侧分支电阻较小（kΩ级），因此/Out被迅速拉低，输出Out为0。
当In=1时，两个分支都有导通路径。此时，胜负就取决于MTJ的电阻。
- 若Key=0，假设MTJ1为RAP（高阻），MTJ2为RP（低阻）。则左侧分支电阻为RON（NMOS导通电阻） + RAP，右侧为RP。由于RAP >> RP，右侧分支胜出，/Out被拉低，Out为1。
- 若Key=1，MTJ1为RP，MTJ2为RAP。左侧电阻为RON + RP，右侧为RAP。为确保左侧胜出（输出Out为0），必须精心设计使得RON + RP < RAP。这个不等式是电路正常工作的关键，需要通过精确的器件建模和仿真来确定。

3.2 设计考量与参数化：蒙特卡洛仿真的必要性

纸上谈兵容易，真正让电路在硅上可靠工作才是挑战。MTJ和晶体管的参数并非固定值，它们会随着工艺波动、电压变化和温度漂移而改变。这就是为什么论文中特别强调了蒙特卡洛仿真。

在仿真中，我们需要对关键参数设置高斯分布，以模拟实际制造中的偏差。对于MTJ，这些参数可能包括：

自由层厚度：影响磁各向异性和热稳定性。
隧道势垒层厚度：直接决定隧穿磁阻比和电阻值。
临界电流：翻转MTJ状态所需的最小电流，与器件尺寸和材料有关。

对于CMOS晶体管，则需考虑阈值电压、沟道长度、氧化层厚度等的波动。

实操心得：在进行此类混合信号电路设计时，建立一个准确的、包含工艺偏差模型的MTJ紧凑模型至关重要。通常需要与器件物理专家紧密合作，将实验测量的统计分布数据拟合到模型参数中。仿真的次数（如文中的250次）需要足够多，以确保统计显著性。我们不仅要看电路功能的平均成功率，更要关注最坏情况下的行为。

文中图3(d)-(g)展示了2T STT-MTJ结构在参数波动下的蒙特卡洛仿真结果。结果显示，在设定的工艺偏差范围内，电路功能保持了100%的成功率。这极其重要，它证明了基于MTJ的锁定单元对器件本身的微小缺陷具有天生的鲁棒性。这是因为MTJ的逻辑功能依赖于两个电阻状态的比值，而非绝对值。只要RAP与RP的比值在工艺波动下仍能保持足够大的差距（即TMR足够高），并且RON + RP < RAP的关系始终成立，电路功能就能保持正确。

4. 系统集成与安全性能评估

4.1 构建逻辑锁定网络：从单元到系统

单一的锁定单元只能保护一个节点。在实际芯片中，我们需要构建一个密钥分发与逻辑锁定网络。如图5(a)所示，论文将一个三输入组合逻辑（Y = AB + BC + CA）用三个MTJ锁定单元进行保护，每个单元接收一个密钥位（K1, K2, K3）。

密钥（如111）需要存储在一个防篡改存储器中。这正是MTJ另一个大显身手的地方——基于MTJ的磁性随机存储器。STT-MRAM具有非易失性、高速度、高耐久性和低功耗的优点，非常适合存储关键的安全密钥。将密钥存储与逻辑锁定单元都采用MTJ技术，可以实现技术上的同构和优化。

当攻击者获得加密后的网表时，他们能看到这些混合MTJ-CMOS的“黑盒”单元，但无法直接推断其内部连接和功能（是AND还是NAND？密钥是什么？）。他们只能通过输入测试模式来观察输出。如表3所示，只有输入正确的密钥111，电路才会产生预期的真值表输出；输入其他任何密钥，输出都会被扰乱。

4.2 对抗攻击：优势与挑战分析

基于MTJ的逻辑锁定带来了新的防御维度：

对抗逆向工程：在显微镜下，一个CMOS反相器和一个CMOS与非门在版图层面上可能比较容易区分。但一个MTJ器件，其核心功能取决于纳米尺度的磁性材料堆叠顺序和物理特性，仅从布局图像很难准确推断其在整个电路中的逻辑角色（尤其是当它被用于实现多态逻辑时）。这为逆向工程设置了额外的物理屏障。
对抗SAT攻击：SAT攻击的效率取决于错误密钥下输出被扰乱的随机性。MTJ单元的引入增加了电路的非线性和模拟特性（电阻分压竞争），可能产生更复杂、更难用纯布尔逻辑建模的输入-输出关系，从而提高抵抗SAT攻击的能力。当然，这需要具体设计和评估，如文中指出其示例电路的汉明距离为25%，而非理想的50%，这意味着仍有优化空间。

然而，挑战也同样明显：

工艺兼容性与制造成本：MTJ的制造需要特殊的磁性材料沉积和刻蚀工艺模块，并非所有标准CMOS代工厂都支持。这要么要求设计公司与具备此能力的“可信”代工厂合作（与逻辑锁定防范不可信代工厂的初衷部分矛盾），要么需要在芯片中广泛部署此类单元，使得逆向工程整个“异质”系统变得异常困难，以此作为补偿。
环境敏感性：MTJ的磁化状态可能受到强外部磁场、高温的干扰。虽然现代MTJ设计具有较高的热稳定性和一定的抗磁场能力，但在极端环境（如工业、军事应用）下，仍需进行严格的可靠性设计。文中图6(c)展示了SOT-MTJ模型其自由层磁化强度随温度和磁场的变化，这提醒设计者必须在设计阶段进行全面的PVT（工艺、电压、温度）分析和最坏情况仿真，确定工作条件的“安全区”。
性能开销：插入逻辑锁定单元必然带来面积、延迟和功耗的开销。MTJ单元虽然非易失部分不占晶体管面积，但其读写电路、感测放大器等外围CMOS电路会带来开销。需要进行系统级的权衡，在安全性和性能之间找到平衡点。通常只在最关键的电路路径或模块中应用此类强安全措施。

5. 信号完整性与高速电路应用考量

当我们将这些MTJ锁定单元应用于高速数字电路（如处理器的高速缓存或安全协处理器）时，信号完整性成为一个不可忽视的问题。MTJ本质上是一个阻性器件，其状态切换（写入）和读取都涉及模拟瞬态过程。

5.1 眼图分析：评估通信质量的金标准

论文中采用了眼图分析来评估VG-SOT MTJ等器件在高速信号下的性能。眼图是数字信号质量最直观的显示，它由多个比特位的波形叠加而成。

眼高：反映了噪声和幅值衰减的程度。眼高越大，抗噪声能力越强。
眼宽：反映了时序抖动的大小。眼宽越大，对时钟抖动的容忍度越高。
眼图张开度：综合眼高和眼宽，张开度越大，信号质量越好，误码率越低。

文中图7和表6展示了针对不同MTJ器件进行眼图测试的结果。对于逻辑锁定电路，我们尤其需要关注：

密钥写入路径：写入MTJ需要一定宽度和幅值的电流/电压脉冲。在高速操作下，写入脉冲的完整性至关重要，否则可能导致密钥写入错误，使整个芯片无法工作。
信号读取路径：PCSA在求值阶段的响应速度、对MTJ电阻微小差异的分辨能力，直接决定了电路的工作频率和可靠性。眼图可以帮助我们确定在给定数据速率下，读取信号是否仍能清晰地区分逻辑‘0’和‘1’。

5.2 设计优化建议

基于眼图分析结果，在设计基于MTJ的高速逻辑锁定电路时，可以采取以下优化措施：

阻抗匹配：在MTJ单元与前后级CMOS逻辑之间，注意驱动能力和负载匹配，避免信号反射和振铃。
时序优化：精确设计预充电和求值时钟的时序，确保在求值阶段开始前，MTJ的电阻状态已稳定建立；在读取完成后，有足够时间进行下一次预充电。
电源完整性：MTJ的写入操作可能产生瞬间的电流尖峰，良好的电源去耦设计是保证电源网络稳定、防止噪声影响其他敏感电路的关键。
选用高性能MTJ：如表5对比所示，VG-SOT MTJ相比传统SOT MTJ具有更低的临界电流密度，这意味着更快的写入速度和更低的功耗，对于高速应用更为有利。