降精度计算在射电天文成像中的应用：FPGA硬件加速实践

1. 项目概述：当射电天文遇上降精度计算

射电望远镜阵列，比如大名鼎鼎的LOFAR和未来的平方公里阵列（SKA），每秒钟产生的数据量是TB级别的。这些海量数据需要经过复杂的成像处理，才能转化为我们看到的那些揭示宇宙奥秘的高分辨率天空图像。这个成像过程，尤其是其中的Gridding（网格化）和Degridding（反网格化）算法，是出了名的计算密集型，对算力和能效的要求都极高。

传统的做法是依赖CPU或GPU进行单精度（32位）甚至双精度（64位）浮点运算。精度是保证了，但代价是巨大的计算开销和能耗。这就引出了一个核心问题：我们真的需要这么高的精度吗？在射电天文成像中，原始数据本身就包含噪声，最终的图像质量更多地取决于算法对噪声的抑制能力（比如CLEAN算法），而非每一步计算的绝对数值精度。这为“降精度计算”提供了绝佳的应用场景。

降精度计算，简单说，就是用更“瘦”的数据类型（比如16位半精度，甚至自定义位宽的浮点数）来做运算。它的核心逻辑是：在保证最终结果质量（如图像结构相似性SSIM > 0.99）的前提下，通过降低每个数据操作的计算复杂度和存储开销，来换取更高的计算吞吐量和更优的能效比。这在深度学习训练/推理中已是常规操作，但在射电天文成像这类传统科学计算领域，还是个需要深入探索的新方向。

我这次的工作，就是瞄准了射电天文成像流程中最耗时的Gridding环节，首次在Xilinx Alveo U50 FPGA上，利用高层次综合（HLS）工具链，设计并实现了一个自定义浮点格式的降精度硬件加速器。我们的目标很明确：在图像质量损失可忽略不计的前提下，把计算速度和能效“打”上去。实测下来，相比同平台上的单精度基线设计，我们的降精度加速器实现了1.84倍的吞吐量提升和2.03倍的能效提升；与一颗高性能的Intel i9 9900k CPU相比，更是快了2.12倍，能效高了3.46倍，并且其吞吐性能已经能与一块AMD RX 550 GPU持平。

2. 核心原理：为什么降精度在射电天文成像中可行？

要理解降精度为何有效，得先拆解射电天文成像的数学本质和误差容忍度。

2.1 射电天文成像与Gridding算法简析

射电干涉测量中，望远镜阵列接收到的信号经过相关处理后，得到的是“可见度”数据，它存在于所谓的“UV平面”。而我们要的星空图像是在“图像平面”。Gridding（网格化）就是连接这两个平面的关键桥梁：它将不规则采样点的可见度数据，通过卷积和加权，规整地放置到一个规则的二维网格上，以便后续进行快速傅里叶变换（FFT）得到天空的“脏图”。

这里用的是一种称为“图像域网格化”的先进算法。它通过将天空划分为多个“子网格”来处理，每个子网格对应一小块天区和一部分可见度数据。算法的核心计算是一个循环嵌套：遍历每个子网格、每个时间步、每个频率通道、每个像素点，进行复数乘加运算，其中涉及大量的三角函数（正弦、余弦）计算，用于相位校正。

2.2 降精度的误差容忍基础

降精度之所以能应用，基于以下几个关键观察：

1. 噪声主导的环境：射电信号本身极其微弱，淹没在各类噪声（热噪声、天空噪声、仪器噪声）中。成像过程本身就是一个从噪声中提取微弱信号的过程。因此，计算过程中引入的、远低于噪声水平的微小数值误差，对最终结果的影响微乎其微。
2. 算法的迭代与反馈机制：以Cotton-Schwab CLEAN为代表的现代去卷积算法是一个迭代过程。它在“脏图”中寻找最强源，从可见度数据中减去该源的贡献，生成新的“残差”可见度，再重新成像。这个反馈循环本身对前一步成像中的微小误差有一定的纠正能力。
3. 动态范围的适应性：我们通过分析发现，脏图的质量直接决定了最终清洁图的质量。如果降精度导致脏图失真严重（SSIM显著下降），那么后续的CLEAN迭代也无法恢复。反之，如果脏图在降精度下仍能保持高保真度，那么最终清洁图的质量就有保障。这让我们可以将漫长的、包含多次迭代的完整成像流程的精度分析，简化为只分析一次Gridding生成脏图的过程，将分析速度提升了4倍。
4. 自定义数据类型的灵活性：标准的半精度浮点数（5位指数，10位尾数）或Brain Float（8位指数，7位尾数）动态范围或精度不足。但我们发现，通过自定义浮点格式（例如，6位指数+11位尾数，共18位），可以在动态范围和精度之间取得完美平衡，既能大幅减少硬件资源占用，又能满足成像的数值稳定性要求。

注意：降精度不是无脑的位宽削减。它需要针对具体算法和数据集进行严谨的数值分析，找到那个“临界点”。盲目降低精度会导致图像出现伪影或丢失微弱信号，这是绝对要避免的。

2.3 精度需求分析与自动化探索

我们开发了一套基于二分搜索的自动化精度调优流程。具体步骤如下：

1. 软件仿真：使用FloatX这样的C++模板库，在CPU上仿真运行自定义浮点格式的Gridding算法。
2. 质量评估：使用结构相似性指数（SSIM）作为主要质量指标，对比降精度生成的脏图与单精度基准图的差异。SSIM比传统的峰值信噪比（PSNR）更能反映人眼感知的图像质量。
3. 二分搜索：以单精度（8位指数，23位尾数）为起点，对指数位和尾数位分别进行二分搜索，快速定位满足SSIM > 0.99阈值的最小位宽组合。

通过在多组真实LOFAR观测数据集上测试，我们确定了指数位至少需要6位，尾数位至少需要11位。这个“FP<6,11>”格式成为了我们硬件加速器的设计目标。它比半精度更精准，比单精度更节省，是专为射电天文Gridding任务“量身定制”的数据类型。

3. 硬件加速器设计与FPGA实现细节

有了精度目标，下一步就是在FPGA上把它实现出来，并榨干硬件每一分潜力。我们选择Xilinx Alveo U50加速卡作为平台，它集成了HBM2高带宽内存和丰富的DSP资源，非常适合做高吞吐量的定制计算。

3.1 系统架构与数据流

整个加速器内核通过PCIe与主机连接，采用“主机-设备”异构计算模型。核心计算单元的设计围绕数据复用和并行展开。

数据流设计：

1. 数据加载：可见度数据、UVW坐标、波数等从HBM2内存通过多个独立的AXI-512接口通道被读取。我们为每个计算单元分配了3个HBM通道：一个用于输入主计算块，一个用于输入后处理管线，一个用于输出子网格数据，最大化内存访问并行度。
2. 子网格计算：这是最核心、最耗时的部分。我们将其设计为一个深度流水线。关键优化在于循环重排和循环展开。原始代码的循环顺序可能导致读写依赖，我们调整了循环结构，使得流水线的启动间隔能达到理想的1（即每个时钟周期都能吃入新数据）。
3. 后处理管线：子网格计算完成后，数据流入后处理管线，依次进行A项校正、锥削函数应用、像素重排，最后执行一个FFT。这部分计算相对较轻，我们将其设计为低延迟、低资源占用的管线，以匹配子网格计算单元的吞吐量，避免成为瓶颈。
4. 数据写回：处理完成的子网格数据通过专用通道写回HBM。

3.2 关键优化策略

要让FPGA设计跑得快、用得好，下面这些“骚操作”一个都不能少：

1. 计算并行化我们同时在两个维度上展开并行：

• 循环展开：在HLS代码中，对“通道”和“像素”循环进行#pragma unroll。例如，<4,4>的展开因子意味着同时处理4个通道的4个像素，共16个并行计算流。这直接线性提升了吞吐量。但展开会消耗更多DSP和BRAM资源，需要权衡。我们发现，对“像素”展开会增加大量三角函数计算，更耗DSP；对“通道”展开则更耗BRAM。平衡的展开策略能实现资源利用率最优。
• 计算单元复制：利用DATAFLOWpragma，在单个内核中实例化多个独立的子网格计算单元，它们并行处理不同的子网格数据。我们最终在降精度设计中，成功放置了比单精度基线多一倍的子网格计算单元。

2. 资源换性能：查找表替代复杂函数FPGA上的浮点三角函数（sin,cos）非常昂贵，在Xilinx器件上，一个cosisin操作可能消耗多达11个DSP。我们的优化是：

• 预先计算[0, π/4]区间内的正弦、余弦值，存入Block RAM（BRAM）构建查找表。
• 利用三角函数的对称性，通过象限映射，用这个小型查找表计算出任意角度的函数值。
• 将相位计算中的弧度转换乘法移到外层循环，进一步简化查找表索引计算。 这套操作下来，成功将三角函数计算的DSP消耗降为0，仅使用少量逻辑和BRAM，是性能提升的关键一步。

3. 自定义浮点运算库集成Xilinx Vitis HLS环境对自定义浮点支持有限。我们选择了开源的THLS库来实例化我们的FP<6,11>数据类型。THLS相比其他库（如CPFP）在LUT和FF资源使用上更高效。我们在内核的输入输出接口仍保持单精度，仅在核心计算循环内部使用自定义浮点。因为应用是计算瓶颈型，这点转换开销几乎可以忽略，却大大增加了设计的可移植性。

4. 物理布局与时序收敛挑战这是FPGA设计中最“玄学”也最考验经验的部分。Alveo U50由两个超级逻辑区域组成，跨SLR的信号走线会引入长延迟，严重制约最高频率。

• SLR隔离：我们将两个计算单元分别严格放置在不同的SLR内，避免跨区路径。
• 时钟区域避让：即使在同一SLR内，我们也发现中间有一个时钟管理区域。让计算单元的数据路径避开这个区域，有助于提高时序裕量。
• HBM通道选择：HBM2的32个通道（实际可用28个）直接连接到SLR0。我们精心选择物理位置不相邻的通道分配给不同的AXI接口，避免布线拥堵导致的时序违例。经验是，每使用一个通道，最好空出两到三个相邻通道不用。
• Vivado策略调优：综合实现时，我们尝试了不同的Vivado策略。对于资源紧张的设计，使用-O1进行功耗优化；对于追求高频率的设计，则使用-O3进行额外的时序优化。我们的降精度设计最终在ExtraTimingOpt策略下达到了接近300MHz的目标频率。

3.3 三种设计方案的对比

我们实现了三个不同版本的设计进行对比：

从表中可以看出，通过引入查找表和降精度，我们成功地在有限的FPGA资源内塞进了更多的并行计算单元，这是性能提升的根本原因。

4. 性能评估与结果分析

我们构建了一个完整的评估体系，将我们的FPGA加速器与CPU、GPU进行公平对比。对比平台选择了性能峰值和工艺节点相近的器件：Intel i9 9900k CPU， NVIDIA GTX 750 GPU 和 AMD RX 550 GPU。

4.1 屋顶线模型分析

首先通过屋顶线模型分析应用的特性。我们计算了Gridding内核的算术强度（每字节内存访问所需的浮点运算次数），发现它非常高。这意味着应用是计算瓶颈型的，而非内存瓶颈型。这也解释了为什么即使我们只给每个计算单元分配单个HBM通道（带宽已足够），性能也不会受内存限制。

在实测性能方面：

• NVIDIA GTX 750表现最佳，几乎达到了其理论峰值性能的88%。这得益于其硬件集成的特殊函数单元，能够高效执行sin/cos运算。
• AMD RX 550由于缺乏专用三角函数单元，需要用多条通用浮点指令来模拟，性能受到影响。
• 我们的FPGA降精度设计达到了与AMD RX 550相近的绝对性能水平，并且显著超越了CPU。

4.2 吞吐量与能效对比

我们使用“每秒百万可见度”作为吞吐量指标，并使用精密的功耗传感器测量各平台运行内核时的平均功耗。

吞吐量结果：

• 我们的最佳降精度设计相比单精度FPGA基线，吞吐量提升了84%。
• 相比i9 9900k CPU，吞吐量是CPU的2.12倍。
• 与AMD RX 550 GPU相比，吞吐量达到了其90.84%，基本持平。

能效结果：

• 降精度设计相比单精度FPGA基线，能效提升了103%。
• 相比CPU，能效是CPU的3.46倍。
• 然而，与能效优化的GPU相比仍有差距：比AMD RX 550低约78.77%，比NVIDIA GTX 750低约63.29%。这主要源于GPU更先进的工艺节点和高度优化的流处理器架构。

4.3 成像质量验证

这是所有工作的基石。我们将降精度加速器输出的脏图与单精度基准图进行对比。对于FP<6,11>格式，在所有测试数据集上，SSIM指数均稳定在0.99以上，PSNR超过50 dB。从视觉上看，降精度生成的图像与基准图几乎没有区别，微弱的射电源和背景结构都得到了完美保留。这确凿地证明了我们自定义的18位浮点格式完全满足射电天文成像的质量要求。

5. 经验总结与避坑指南

这次从算法分析到硬件落地的全流程走下来，踩了不少坑，也积累了一些在FPGA上做高性能科学计算加速的硬核经验。

1. 精度探索要“快”而“准”

• 避坑：不要一上来就跑完整的、迭代的成像流程来评估精度，那太耗时。利用“脏图决定最终质量”的特性，只分析Gridding一步，能节省75%的分析时间。
• 技巧：SSIM比PSNR更适合作为图像质量评估指标。设定一个严格的阈值（如0.99），用二分法快速搜索精度边界，效率远高于暴力遍历。

2. FPGA设计：资源与频率的平衡艺术

• 教训：以为用了HLS就能像写C++一样随意。FPGA的静态区域（Shell）会固定占用约15%-20%的逻辑和DSP资源，这是在规划资源利用率时必须扣除的“硬开销”。
• 技巧：当设计规模较大时，物理布局决定时序。务必利用pblock约束或通过代码结构引导工具，将关键逻辑集中放置，避免跨SLR或穿越时钟管理区域。HBM通道的映射也要有策略地间隔开，缓解布线拥堵。

3. 优化策略的阶梯

• 第一阶：算法级。用查找表替换复杂函数是FPGA上性价比最高的优化，立竿见影。
• 第二阶：精度级。降精度能从根源上减少每个操作消耗的DSP和逻辑资源，让你能在同样面积里放下更多计算单元，这是性能飞跃的关键。
• 第三阶：系统级。协调好计算单元与后处理管线的吞吐量，设计高效的内存访问模式，用好DATAFLOW和循环展开/流水线，把硬件利用率提到最高。

4. 对工具链要有清醒认识

• Xilinx Vitis/Vivado工具链的编译时间极长，一次布局布线可能就需要数小时。这要求我们的设计迭代必须更有目的性，不能盲目尝试。
• HLS报告中的“预估性能”和“预估资源”仅供参考，最终一定要看实现后的时序报告和资源利用率报告。很多时候需要根据布局布线后的反馈，回头调整HLS代码中的流水线深度或数组分区方式。

5. 与GPU的竞争现实

• 目前来看，对于像Gridding这种具有规则并行性、且被GPU厂商高度优化的计算模式，高端GPU在能效上仍有显著优势，这主要得益于其更先进的制程和巨大的芯片面积。
• FPGA的优势在于极致的定制化。当你的算法需要非标准数据类型（如我们自定义的18位浮点）、特殊的计算流水线，或者对确定性的低延迟有严苛要求时，FPGA才能发挥其不可替代的价值。我们的工作正是证明了，通过定制化精度，FPGA可以在特定领域追平主流GPU的吞吐量。

这项研究为射电天文乃至其他计算密集型科学应用提供了一条新的路径：通过算法与硬件的协同设计，在精度与效率之间找到那个完美的甜蜜点。未来，动态精度调节、更细粒度的混合精度策略，以及结合下一代FPGA架构（如Versal ACAP），将是进一步突破的方向。