从摩尔定律到韬定律：华为给半导体产业的一份新答卷
基于何庭波2026年论文《多层次电子系统的时间缩微理论》及多篇同行文献交叉分析
写在前面
2026年5月，华为公司半导体业务部总裁何庭波在国际电路与系统研讨会上发表题为《A Time Scaling Theory for Multi-Layer Electronic Systems》的论文，提出"韬（τ）定律"。这是中国企业首次在全球半导体领域提出一个贯穿整个计算栈、指导产业发展方向的原创性原则。
这篇文章尝试用不需要工程背景的语言，把以下三件事讲清楚：摩尔定律为什么走到了尽头、韬定律的来龙去脉和理论逻辑是什么、华为实际上做了什么。文章同时引用了多篇学术论文对相关论点进行交叉验证，文末附有全部参考文献的真实链接。
一、一个维持了六十年的规则，走到了尽头
摩尔定律和登纳德缩放：支撑信息时代的两根柱子
要理解韬定律，必须先知道它要取代的是什么。
晶体管是芯片里最基本的单元，功能类似一个可受控开合的电子开关。计算机所有的逻辑运算，归根结底都是由数以亿计的晶体管按照特定规则开和关来实现的。1965年，英特尔联合创始人戈登·摩尔观察到：集成电路上的晶体管数量大约每两年翻一番。这个规律后来被整个产业奉为路线图，称为"摩尔定律"。
仅靠晶体管变多还不够。1974年，IBM的登纳德等人给出了物理支撑，提出"登纳德缩放定律"：只要同时按比例缩小晶体管的尺寸和工作电压，电场强度保持不变，功耗就不会增加，性能却能翻倍。这意味着工程师可以把芯片做得既快又省电。
摩尔定律和登纳德缩放定律联手，为整个信息时代提供了超过四十年的稳定技术红利。
规则在两个阶段相继崩溃
第一阶段（约2005年）：登纳德定律失效，"暗硅"时代到来。
大约从2005年前后，晶体管已经小到电压无法继续按比例缩减的程度。物理规律锁住了电压的下限：阈值电压一旦低于约0.3至0.4伏，关断状态下的晶体管漏电流（亚阈值漏电）会随之指数级暴涨，芯片静态功耗急剧上升，远超散热系统的承受能力。斯坦福大学的Horowitz在2014年的ISSCC主旨报告中明确指出：电压缩放的终结使得"功耗"取代"晶体管数量"，成为制约计算性能的首要因素。
功耗无法随面积缩小而下降，芯片开始变热。工程师为了防止芯片过热损坏，只能让其中相当比例的晶体管在任意时刻处于关闭状态，这个现象被称为"暗硅"。一项研究预测，在8纳米节点，暗硅比例可能达到50%至80%。
第二阶段（7纳米以后）：几何缩微的经济逻辑反转。
FinFET和全环绕栅极（GAA）等新型晶体管架构让几何缩微又延续了约十年，但在7纳米以后，问题变得更根本。何庭波论文指出三个现象：其一，速度的瓶颈从晶体管本身转移到了连接晶体管的金属导线，导线越细电阻越大，信号反而更慢；其二，掩模成本、极紫外光（EUV）设备折旧以及设计规则日益复杂，三重因素叠加，导致2纳米节点单颗芯片的设计费用已超过10亿美元；其三，最关键的经济承诺（"每个晶体管的成本随制程推进而下降"）在先进节点已经逆转，每个晶体管的价格在部分节点上开始上涨。
Nick Zhang的论文《Moore's Law is dead, long live Moore's Law!》对此有定量分析：晶体管密度翻番的周期已从两年延长至三年以上，摩尔定律的原始形式已经无法准确描述现实。
对华为而言，还有一个额外约束：受出口管制影响，购买最先进EUV设备的路径被堵死。几何缩微的路线图在华为这里比整个行业更早到达了终点。
这个背景下，Hennessy和Patterson在2019年图灵讲座论文中预见到的"计算机架构新黄金时代"的前提成立了：当芯片制造本身的红利减退，通过架构层面的创新寻找出路的必要性变得前所未有的迫切。
二、韬定律的来龙去脉：从电路基础到产业新罗盘
这一节是全文的核心，着力回答两个问题：τ这个概念从哪里来、韬定律在学术史上的定位是什么。
时间常数τ：一个百年历史的基础物理概念
τ（希腊字母，读音"tau"，中文发音接近"韬"）这个符号在电子工程领域有着精确的物理含义：时间常数，描述一个电路信号从一个状态过渡到另一个状态所需要的特征时间。
最简单的情形是RC电路：一个电阻R和一个电容C串联，当电源切断后，电容上的电荷通过电阻缓慢泄放。电容电压随时间按指数规律衰减：
其中时间常数正是：
τ越小，衰减越快，电路完成一次状态转换所需的时间越短，电路响应越快。
晶体管在切换状态时，本质上也是在给各种寄生电容充放电，受制于同样的关系。门电路的传播延迟、总线的建立时间、存储器的读写访问时间，无一不是这个基础公式在不同层次的变体表达。
τ的单位是秒。从一个晶体管皮秒（秒）级别的开关，到一块芯片纳秒级别的运算，到一套系统微秒级别的响应，整个计算栈实际上是一张τ的层叠图谱，跨越了十二个数量级。这一点是韬定律的出发点，也是它能够统一全栈的物理基础。
几何缩微为什么能压缩τ：登纳德定律的时间常数诠释
登纳德缩放定律从未被当作一个"时间"理论，它更多被理解为一个关于功耗密度的承诺。但从τ的视角重新审视，这个定律的本质恰恰是系统性压缩每一层的时间常数。
设缩微因子为（
，代表缩小），对MOSFET的所有线性尺寸（栅极长度
、宽度
、栅氧化层厚度
）全部除以
，工作电压也同步降低到原来的
。
晶体管层时间常数的变化：
晶体管的栅电容决定了驱动逻辑门所需的充放电电荷量：
缩微后，，
，
，代入得：
栅电容降低为原来的。驱动电流方面：
缩小到
，栅氧电容密度
增大
倍；工作电压降为
，栅过驱动
同步缩小至
；因此长沟道饱和电流
，驱动电流缩小
倍（而非不变）。充放电时间
，代入后：
每次缩微，晶体管层的时间常数下降了倍。这一结果与Wikipedia Dennard Scaling条目中的标准参数表完全一致（电流与栅极延迟均以
缩放）。缩微因子
时，每一代芯片时钟频率提升约
，同时密度翻倍，整体计算能力实现跨代跃升。
导线层时间常数的变化（早期节点）：
芯片内部金属导线的RC延迟为：
其中为导线长度，
为截面积，
为层间绝缘层厚度。可以看到
，导线越长，延迟以平方速率增长。
在登纳德时代，导线所有尺寸等比缩小倍：导线高度
使方块电阻
增大
倍，层间绝缘层厚度
使单位电容增大
倍，而路径长度
。代入后：
局部导线的RC延迟在均匀缩微下近似不变。成立的前提是方块电阻和单位电容固定，这只在同一节点内成立，不能跨代直接套用。登纳德时代系统性能的代际提升，主要来源于晶体管切换延迟的
改善，以及密度提升后平均通信路径缩短带来的综合收益，而非导线RC延迟本身的缩短。
当几何缩微在现代节点反目成仇
上述逻辑在大约两个阶段开始失效，两者各有其物理机制。
第一阶段：电压缩放终结，功耗密度失控。
登纳德缩放要求电压必须随尺寸同步下降。但晶体管的阈值电压存在物理下限：低于约0.3-0.4伏，热噪声会使关闭状态的晶体管产生大量亚阈值漏电，芯片静态功耗急剧上升。进入65nm节点前后，阈值电压实际上停止了按比例下降。
电压缩放停止意味着芯片的动态功耗：
中，电压不再缩小，而晶体管数量（对应电容
）还在增加，频率
还在提升，功耗密度开始超过散热系统的承受上限。芯片的部分区域只能关闭，"暗硅"时代由此到来。
第二阶段：纳米尺度导线的电阻率暴涨，互连RC成为新瓶颈。
这是更具根本性的转变，也是韬定律的直接动因。
在登纳德时代，铜导线的电阻率被视为材料常数，只需关注截面积
随尺寸缩小而减少。但当导线宽度进入纳米量级，铜的一个宏观世界不显著的效应开始主导：尺寸效应与晶界散射。铜的电子平均自由程约为39纳米；当导线宽度接近这个量级，电子在导线表面和晶粒边界处频繁散射，有效电阻率
急剧上升，在5纳米以下导线中可达宏观铜块的2至5倍。
结果是，先进节点的互连电阻：
随着线宽缩小，
反向增大，电阻的恶化速度超过截面积缩小带来的补偿。IRDS（国际器件与系统路线图）的互连章节确认，在10nm及以下节点，铜互连电阻率问题已成为行业核心攻关方向，钌、钼等替代金属正被系统研究。
何庭波论文对此有直接表述：局部互连的寄生电阻和电容，现已比晶体管本身的内禀过渡时间高出数倍（"parasitic R and C of local interconnects, which now exceed the intrinsic transit time by several factors"）。互连成为主瓶颈，从τ的角度意味着，继续缩小晶体管对降低整体系统τ的贡献已经边际递减。
与此同时，短沟道效应也在削弱晶体管层面的性能收益。长沟道晶体管的延迟与沟道长度L近似成二次方关系；当沟道缩短到载流子速度饱和区，延迟对L的依赖退化为线性关系。论文直接引用这一效应："velocity saturation reduces the dependence of intrinsic delay on channel length from quadratic to linear"，即改善速度减半，几何缩微的边际收益本身已在衰减。
两重效应叠加，几何缩微的"τ压缩机"失效了：制程继续推进，τ却不再协同下降。
登纳德之后的断档：为什么过去二十年缺乏统一的理论框架
登纳德定律失效之后，产业进入了一个没有统一理论框架的阶段。不同层次的工程师各自为战：
器件工程师把平面晶体管改造为FinFET，再演进为GAA，提升栅极对沟道的静电控制； 互连工程师引入低介电常数绝缘层（low-k dielectric）、空气间隙（airgap），压低导线电容； 架构师转向多核、向量单元、专用加速器（NPU、GPU）； 封装工程师发展2.5D芯粒、CoWoS、Foveros等先进封装； 系统工程师研究CXL等新互联协议，降低多芯片通信开销。
这些努力每一项都取得了真实进展，但彼此分散，没有一个共同的目标量把它们放在同一个坐标系下。不同层次的工程师说着不同的语言：器件工程师谈驱动电流，架构师谈IPC（每周期指令数），系统工程师谈吞吐量。系统级延迟是各层各自优化之后"剩下来的结果"，没有人在顶层统一规划。
Hennessy和Patterson在2019年图灵讲座论文中预见到这个问题，并指出架构创新将成为后摩尔时代的主驱动力。但他们的论文主要立足于架构层面，没有提出一个从物理层贯穿到系统层的统一度量。这个缺口长达二十年无人填补，直到韬定律的出现。
韬定律的正式定义：时间常数作为贯穿全栈的第一优化目标
何庭波论文的核心主张，是把摩尔时代的隐性优化目标（时间的压缩）显式化、形式化，并提升为所有层次工程师共同的第一优化目标。
论文给出了分层τ的形式化定义：
各层τ的优化方向：
晶体管层：通过迁移率增强（应变工程）、高κ/金属栅（high-k/metal gate，在降低等效氧化层厚度的同时减少漏电）、全环绕栅极（GAA）提升晶体管本身速度；更关键的是降低局部互连寄生的RC，这已经是当前这一层最主要的瓶颈。
电路层：由关键路径上导线的RC延迟主导，即
，导线越长延迟以平方速率恶化。优化手段：低电阻率导体、低介电常数绝缘层，以及最根本的方法：缩短路径长度
。逻辑折叠正是通过立体化布局大幅压缩
，直接降低
。
芯片层：由计算延迟和存储器访问延迟决定，通过"软件-架构-芯片"全栈联合设计、细粒度指令流和数据流控制、提升系统级并行度来优化。
系统层：由芯片间和机架间的通信延迟决定，通过定义统一内存语义的互联协议（灵衢总线）消除协议栈转换开销来优化。
代际演化规则与α的物理含义
论文给出了代际演化公式：
α是年度缩微倍率，因应用场景不同而有显著差异：
这与摩尔定律的"每两年翻番"这一单一全局节奏有本质区别：摩尔定律是对平均水平的历史观察，韬定律的α是面向具体场景的工程参数，反映不同应用的约束条件和经济激励。
为什么说韬定律是"登纳德之后第一个"：一个学术定位
这个定性判断值得仔细分析，因为它涉及"什么样的贡献称得上一个新原则"这一问题。
登纳德定律在1974年提供了：一套物理上可推导的缩微规则，覆盖从器件到电路的层次，统一解释了为什么同时缩小尺寸和电压能带来功耗恒定的性能提升，并给整个产业提供了一个无需具体芯片设计便能预见结果的预测性框架。
登纳德定律失效后的二十年里，各种改进不断提出：FinFET、多核、先进封装、HBM、CXL等。但这些每一个都是局部层次上的工程进步，没有哪一个给出了一个横贯器件、电路、芯片、系统四个层次的统一物理量，也没有一个能让不同领域的工程师使用同一个单位直接比较各自的贡献。
韬定律的独特之处在于：τ具有明确的物理意义（时间，单位秒），在所有四个层次上都有清晰定义，不同领域的工程师可以在同一个框架下对话。一个器件工程师说"我把降低了20%"，一个系统工程师说"我把
降低了500倍"，两句话在同一个坐标系下都有意义，都可以追溯到最终影响用户体验的总体τ。
这正是论文的表述："τ scaling is the first scaling principle since Dennard to establish a shared optimization target across the entire computing stack"。它提供了一套贯穿全栈的语言和度量体系，覆盖范围超越单一层次的技术改进，填补了登纳德定律失效后二十年的理论空白。
三、逻辑折叠：在不换制程的前提下，让芯片性能跨代跃升
平面芯片的关键路径瓶颈
传统芯片是平面结构：所有晶体管铺在同一个硅平面上，再在上方叠加多层金属导线进行连接。芯片的工作频率，由"关键路径"的延迟决定，即所有信号路径中最慢的那条，就像木桶的最短那块板。
关键路径延迟 = 路径上逻辑门的延迟 + 导线的RC延迟之和。在7纳米以下的极小制程中，导线的RC延迟已占总延迟的主要比例，有时甚至超过逻辑门本身。且由前文的分析可知，，路径越长，延迟以平方速率恶化。即使晶体管继续变快，长导线也在拖后腿。
把平面变成立体
逻辑折叠的核心思路：将原本铺在一个平面上的电路，分布到垂直叠放的两层（乃至更多层）芯片上，通过极密集的金属连接点（混合键合，Hybrid Bonding）将两层芯片连成统一的整体。
从电路设计师的视角看，两层芯片融合后，表现得像一个连续的立体设计空间。原本在同一平面上相距遥远、需要长导线连接的两个逻辑门，可以分别放置在上层和下层，通过极短的垂直互连直接相连。导线长度大幅缩短，
随之大幅下降，而这一切发生在同一个制程节点上，无需购买更先进的光刻机。
这与Sinha等人在2020年论文《Stack up your chips: Betting on 3D integration to augment Moore's Law scaling》中的预判完全吻合：3D集成在性能、功耗和成本方面具备弥补几何缩微放缓的潜力，但需要打破微架构、电路设计和制造工艺之间的传统壁垒。
论文中还给出了一个实践性的工艺约束条件。逻辑折叠要发挥最大效益，需要混合键合节距（垂直互连间距）和顶层金属间距之间的"齿轮比"尽量低，论文建议控制在3以下，目标趋向于1。当顶层金属间距约为720纳米时，这意味着混合键合节距要低于2微米，理想情况接近720纳米，使得跨层布线的额外开销近乎消失。
混合键合：把两层芯片连在一起有多难
两层芯片的连接依靠混合键合技术：铜与铜在原子级别直接键合，形成超密集的垂直互连阵列。连接点越密集（键合节距越小），两层之间的信息通道越多。
何庭波论文披露，麒麟2026使用的混合键合节距达到了1.5微米（1微米 = 百万分之一米），配合严格的对准精度（误差控制在0.5微米以内）和通孔（TSV）工艺精度要求，通过"智能冗余"技术将良率维持在接近100%、缺陷修复率达到99.9%。
这些数字与imec在IEEE会议上发布的混合键合研究相互印证：imec在IEDM 2023展示了将键合节距推进至400纳米量级的路径，且对准精度和铜-铜键合可靠性是限制节距缩小的主要工程挑战，与何庭波论文中强调的技术难点高度一致。
麒麟2026的实测数据
逻辑折叠在麒麟2026上首次完整落地，论文给出的实测数据如下：
晶体管密度：从155 MTr/mm²跃升至238 MTr/mm²，单代提升55%，相当于几何缩微时代三年的进步量一次到位。 功耗效率与频率：处理器性能核心的功耗效率提升41%，最高工作频率提升近13%，达到3.1 GHz。 SRAM工作频率：提升超过40%，直接改善处理器的数据访问速度。 时钟网络：时钟缓冲器数量减少超过50%，时钟偏差减少25%，导线长度减少约30%。 全局互联：横跨上下两层的片上网络数据通路面积缩小55%，电源稳定性改善。
麒麟系列的频率演进路线印证了这一技术路径的持续性：
年份 型号 架构 频率 状态 2023 麒麟9000s 平面 2.6 GHz 量产 2024 麒麟9020 平面 2.65 GHz 量产 2025 麒麟9030 Pro 平面 2.75 GHz 量产 2026 麒麟2026 逻辑折叠 3.1 GHz 流片 2027 麒麟2027 逻辑折叠 3.39 GHz 流片 2028 麒麟2028 逻辑折叠 3.71 GHz 预流片 2029 麒麟2029 逻辑折叠 4 GHz 预流片当前的实现是有意保守的：混合键合节距为1.5微米，垂直互连仅向下延伸一层，折叠只选择性施加于关键路径。论文预测，随着低温键合工艺成熟（降低热预算约束，使上下层来自不同批次的晶圆得以结合），以及TSV向更底层金属延伸（释放超过30%的高层布线资源），逻辑折叠将从"关键路径局部折叠"演进为"全规模多层折叠"，推动晶体管密度在2031年朝400 MTr/mm²以上迈进。
四、AI数据中心：系统级τ的三层实践
AI系统真正的瓶颈不在算力
AI训练和推理规模的爆炸式增长带来了一个反直觉的结论：系统最大的瓶颈，已经从计算本身转移到数据搬运。何庭波论文援引的数字触目惊心：大型AI集群超过80%的能耗来自数据移动，超过70%的系统成本来自数据存储。
这与HBM和AI存储领域的研究吻合。SemiAnalysis的深度报道《Scaling the Memory Wall》指出，现代AI系统面临的核心挑战是"内存墙"，即计算速度的增长远超内存带宽的增长，数据搬运的延迟和功耗在系统总开销中占据压倒性比例。
数据搬运的太大，制约了整个AI系统的效率。韬定律在这一层的回答，由三个相互配合的技术构成。
灵衢总线：消灭协议层层转换的延迟
一个由数千块AI芯片构成的训练集群，数据在芯片之间怎么流动？传统方案是层叠协议栈：芯片内部一套、机箱内部一套（NVLink或专有互联）、机箱之间以太网或InfiniBand、主机与加速器之间还有PCIe。数据每跨越一次协议边界，就要做一次格式转换、一次缓存、一次握手，每一步都是时间。
CXL（Compute Express Link）生态的研究也在探索类似的统一内存语义互联路径，《An Introduction to the Compute Express Link (CXL) Interconnect》（ACM Computing Surveys, 2024）记录了这一技术方向：通过在内存语义层面统一寻址，消除协议转换带来的延迟和开销。华为的灵衢总线走的是同一个方向，但完全覆盖了从芯片内部到机箱间的整个通信栈，形成一个统一的对等传输层，以硬件管理一致性取代软件消息传递。
实测效果：端到端远程访问延迟从TCP/IP协议栈典型的数十微秒，下降至约100纳秒，缩小约500倍，将一个机架内的多芯片系统在通信延迟上渐近于单芯片系统。
Hi-ONE：用光替代铜，把带宽瓶颈从距离中解放
灵衢总线解决协议问题，物理线路本身也在演进。当每块AI芯片的带宽需求超过400 Gb/s，铜导线在高频下的损耗急剧增大，SerDes（高速串行接口）变得庞大复杂，铜缆在密集数据中心变成布线难题，且传输距离被限制在约1米以内。
近封装光互联是解决方向。学术界对此的研究已有多年积累，2026年arXiv论文《3D optoelectronics and co-packaged optics: when solving the wrong problems stalls deployment》系统梳理了近封装光学的技术挑战。华为的Hi-ONE把光引擎集成到芯片封装附近，将SerDes传输距离从约100厘米缩短到约5厘米，芯片间互联物理距离从小于1米拓展到100米，每模块提供8 Tb/s带宽，与AI芯片的灵衢总线带宽匹配。
Hi-ONE的设计哲学本身就是跨层τ优化的典型案例：放弃重量级DSP追求极高信号完整度，转而用轻量级模拟均衡驱动和跨阻放大器，让上层灵衢总线协议容忍适度的误码率，以此换取功耗、成本和集成复杂度的大幅下降。物理层和协议层之间的协同权衡，正是韬定律跨层优化思想的直接体现。
3D折叠：从根本上解开"![]()
对![]()
"的几何矛盾
AI加速器为什么最终必然走向3D折叠？这里有一个根本性的几何矛盾值得单独说清楚。
在传统2.5D封装方案里，逻辑芯片居中，高带宽存储器（HBM）和SerDes排布在边缘：
逻辑芯片的计算容量随芯片面积增长，即随边长的平方 扩展。
内存带宽、互联带宽、供电电流，全部通过芯片的边缘传入传出，随边长 线性扩展。
计算容量增长快，资源供给增长慢，两条曲线之间的差距随芯片面积增大而持续扩大。这个矛盾被论文称为"扇出困境"，与晶体管制程是否先进无关，无论管子做得多小，只要依赖边缘带宽，这个拓扑缺陷就无法消除。
3D折叠的解决方案是把受边缘约束的资源迁移到垂直表面：供电通过背面供电和集成电压调节器走垂直方向，HBM通过混合键合贴合到逻辑层，Hi-ONE光口从边缘迁移到垂直表面。这样，供电面积、存储接口面积、光互联面积都随芯片面积增长，与计算容量重新对齐。
论文给出的昇腾AI加速器演进时间线：2025年的昇腾910C和2026年的昇腾950继续依赖2.5D成熟方案；大约从2030年的昇腾990开始引入逻辑折叠；2035年前，3D折叠成为AI算力增长的主要驱动力，整体硬件集成规模预计较当前增长超过100倍。
五、三个开放问题，和这场变革的产业意义
韬定律尚未解决的问题
何庭波论文没有回避尚存的挑战。
EDA工具链还没跟上。当前的电子设计自动化软件是为二维平面芯片设计建立的，全规模逻辑折叠要求工具链把多层堆叠芯片当作统一的三维设计对象处理，在单个逻辑门粒度跨层分配资源，并处理不同晶圆层之间的工艺偏差对时序的影响。这些能力目前的商业EDA工具都不具备。一个原生支持三维、原生以τ为优化目标的开放EDA工具链，是论文明确指出的"未来十年最重要的基础设施投入"。
τ是时间法则，不是焦耳法则。韬定律压缩时间，但不自动节省能耗。一个系统快了十倍、功耗也增加了十倍，从技术上没有违反韬定律，但在实际应用中超出了电网容量。因此τ优化需要能耗伴随机制：近封装光学降低每比特传输的能量消耗，背面供电提升电源转换效率，动态电压频率调节（DVFS）把τ优化的余量在需要时换算为节能。τ的空间，也可以成为节能的空间。
逻辑与存储的再融合，产业结构尚待适应。1980年代，处理器和存储器产业有意分离，形成各自独立的市场格局。AI时代的HBM、混合键合、3D堆叠SRAM，本质上都是在逆转这一分离，因为AI工作负载的数据移动成本已经和计算成本同等重要。这种融合正在把存储器和封装厂商的战略地位，向历史上逻辑芯片厂商独占的高度推升。谁能在技术和商业上同时实现逻辑与存储的深度融合，谁就在这波价值重心转移中掌握主动权。
韬定律对整个行业的意义
论文有一句话值得反复咀嚼："竞争性能不再需要永远驻留在光刻机的最前沿，封装、内存带宽和互联架构现在承担起了过去单靠先进逻辑节点所承担的战略权重。"
这句话实质上重新定义了半导体产业的竞争边界。过去，谁有最先进的制程节点，谁就掌握产业制高点。韬定律指向的未来，竞争焦点分散到了封装工艺、存储接口、系统互联、EDA工具链和全栈协同设计能力这些维度上，这些维度上的竞争格局与纯粹的光刻制程竞争格局有本质区别。
何庭波的团队用六年时间、381款量产芯片对韬定律的路径进行了工业级验证。这提供了一个来自前线的信号：在几何缩微的红利耗尽之后，从时间维度重构半导体进步的方式，在工程上可行，在经济上具备合理性。
下一步是否能在整个产业范围内形成共识、推动EDA工具链和基准测试体系的重建，是韬定律能否从一家公司的方法论成长为产业共同路线图的关键。论文把这篇文章定性为"来自前线的报告，也是一份邀请"，邀请工具链、标准制定、器件物理、经济模型等不同领域的从业者共同参与。
摩尔定律运行了六十年，它的历史使命是把晶体管做小。韬定律在这个使命终结的地方接手，把目光转向了一个更基本的目标：让等待消失。
附录：参考文献
以下为本文引用的论文和资料，均附真实链接。
核心论文
Tingbo He, "A Time Scaling Theory for Multi-Layer Electronic Systems," ISCAS 2026, Huawei Semiconductor
G. E. Moore, "Cramming more components onto integrated circuits,"Electronics, vol. 38, no. 8, Apr. 1965 — IEEE 复印版
R. H. Dennard et al., "Design of ion-implanted MOSFETs with very small physical dimensions,"IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, 1974 — IEEE Xplore
J. L. Hennessy and D. A. Patterson, "A new golden age for computer architecture,"Communications of the ACM, vol. 62, no. 2, pp. 48–60, Feb. 2019 — ACM Digital Library
M. Horowitz, "Computing's energy problem (and what we can do about it),"ISSCC Digest of Technical Papers, pp. 10–14, Feb. 2014 — IEEE Xplore
后摩尔时代与缩微理论
Nick Zhang, "Moore's Law is dead, long live Moore's Law!" arXiv preprint, 2022 — arXiv:2205.15011
S. Sinha et al., "Stack up your chips: Betting on 3D integration to augment Moore's Law scaling," arXiv preprint, 2020 — arXiv:2005.10866
P. Batude et al., "3-D Sequential Integration: A Key Enabling Technology for Heterogeneous Co-Integration of New Function With CMOS,"IEEE J. Electron Devices Soc., vol. 3, no. 3, pp. 205–216, 2015 — ResearchGate
混合键合与3D封装
"0.5 μm Pitch Wafer-to-wafer Hybrid Bonding at Low Temperatures with SiCN Bond Layer,"IEEE Conference Publication, 2024 — IEEE Xplore
"3D Heterogeneous Integration with Sub-3μm Bond Pitch Chip-to-Wafer Hybrid Bonding,"IEEE ECTC 2024— IEEE Xplore
imec, "Wafer-to-wafer hybrid bonding: pushing boundaries to 400nm interconnect pitch," imec research report, 2024 — imec 官网
系统互联与光互联
D. Das Sharma, R. Blankenship, D. Berger, "An Introduction to the Compute Express Link (CXL) Interconnect,"ACM Computing Surveys, vol. 56, no. 11, July 2024 — ACM Digital Library
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AI硬件与存储
SemiAnalysis, "Scaling the Memory Wall: The Rise and Roadmap of HBM," newsletter, 2024 — SemiAnalysis
Georgia Tech & SK Hynix, "3D Stacked HBM and Compute Accelerators for LLM: Optimizing Thermal Management and Power Delivery Efficiency," ResearchGate, 2025 — ResearchGate
TechInsights, "HiSilicon Kirin 9000s SMIC 7nm (N+2) FinFET Process Advanced CMOS Essentials Analysis," 2023 — TechInsights 博客