FPNA：面向生物医学信号处理的嵌入式AI硬件加速器设计

1. 项目概述：当AI遇见生物医学信号，为何需要“可编程”的专用硬件？

在智能医疗设备，尤其是像心电监护贴片这类可穿戴设备里，我们总在追求一个看似矛盾的平衡：既要强大的实时AI分析能力，又要极致的低功耗以保证数天甚至数周的续航。传统的微控制器软件方案，虽然灵活，但面对卷积神经网络这类计算密集型任务，往往力不从心，功耗和延迟都难以满足要求。而定制化的专用集成电路虽然能效比极高，但一旦流片，功能就被“焊死”，无法适应算法模型的快速迭代。这时，现场可编程门阵列（FPGA）以其硬件可重构的灵活性，成为了一个折中的热门选择。它允许我们在硬件层面“编程”，为特定算法定制计算流水线，从而获得远超软件的执行效率。

然而，标准FPGA并非为AI而生。它的基本单元是可编程逻辑块和复杂的互连开关矩阵，这些通用结构在为AI算法服务时，会带来巨大的面积和功耗开销。想象一下，你用一套万能工具箱去完成一项高度专业化的工作，虽然最终也能完成，但效率肯定不如专用工具。这正是FPGA在运行CNN时面临的困境：大量的硬件资源（据研究高达90%）被用于信号路由和配置，而非实际的计算本身。

因此，一个更聚焦的思路应运而生：如果我们不追求极致的通用性，而是专门为神经网络推理设计一种“可编程硬件”呢？这就是现场可编程神经阵列（Field Programmable Neural Array, FPNA）的核心思想。它不像FPGA那样“什么都能做一点”，而是深度优化，成为“做神经网络推理特别在行”的可重构计算平台。本文要探讨的，正是这样一个面向生物医学信号处理（特别是心电图ECG分析）的FPNA设计与优化实践。我们将从理论模型、架构设计、工具链搭建，到最终的效能对比，完整拆解如何打造一个在能效和灵活性之间取得更优平衡的嵌入式AI加速器。

2. FPNA核心设计思路：从通用FPGA到专用神经阵列的进化

2.1 问题诊断：标准FPGA在AI负载下的效率瓶颈

要设计一个更高效的架构，首先得弄清楚标准FPGA的“力气”用在了哪里。通过对一个开源FPGA框架（如研究中使用的FABulous）中的基本单元进行分析，可以发现一个关键问题：在典型的DSP（数字信号处理）块或查找表单元中，约90%的硅片面积被用于实现可编程互连的开关矩阵，只有大约10%的面积用于实际执行计算功能的逻辑本身。

这意味着，当我们用FPGA实现一个卷积运算时，大部分硬件资源实际上是在忙于“布线”——将数据从A点搬到B点，而非进行实质性的乘加计算。这种为通用性付出的代价，在资源极度受限的嵌入式AI场景下显得尤为沉重。此外，标准FPGA单元内部的逻辑也并非为神经网络操作（如定点数乘加、ReLU激活、池化）进行过优化，往往需要多个基础单元组合才能实现一个简单操作，进一步降低了效率。

因此，FPNA的设计目标非常明确：在保持必要可重构性的前提下，最大化计算密度，最小化路由开销。这需要从三个层面进行优化：

1. 减少用户设计所需的单元数量：让单个计算单元能完成更多工作。
2. 减少每个单元的输入/输出引脚：通过内部固化部分连接，降低对外部互连的需求。
3. 用合适的硬核逻辑替代基于存储器的实现：针对高频操作设计专用电路，而不是用可编程逻辑去模拟。

2.2 架构定义：面向CNN的专用计算单元（Tile）设计

基于对典型CNN（尤其是用于ECG分析的1D-CNN）的分析，我们可以确定其核心操作集中在有限的几类：卷积（乘加运算）、激活函数（如ReLU）、池化（如全局平均池化GAP）以及全连接层。FPNA的设计思路，就是为这些操作设计专用的、可配置的“硬核”计算单元。

研究中提出了三种核心的专用单元：

1. 乘移单元：这是FPNA的“发动机”。它内部集成了多个乘法器和可配置的移位器。为什么需要移位器？因为神经网络量化后常使用定点数。两个8位数相乘可能得到16位结果，需要通过移位来调整小数点的位置，以匹配后续计算的精度要求。将乘法和移位固化在一个单元内，避免了使用多个通用DSP和额外的路由来实现同样的功能。
2. 累加-ReLU单元：这是FPNA的“聚合器”。卷积操作的本质是乘积累加。该单元专门用于高效执行多个输入的累加，并可选地集成ReLU激活函数。将累加器和激活函数做在一起，减少了数据在不同通用单元间搬运的延迟和功耗。
3. 移位单元：主要用于池化等操作中的除法近似（如右移实现除以2的幂次）。同样，专用化带来了更高的效率。

这些专用单元的可配置性（即“现场可编程”部分）主要体现在：乘法的权重、累加的偏置、移位的位数、是否启用激活函数等参数，可以通过加载到单元内的配置位来设定。这意味着，同一个硬件阵列，通过加载不同的“比特流”配置文件，可以执行不同结构、不同权重的CNN模型，保留了FPGA的核心灵活性优势。

注意：这里的“可编程”与软件编程有本质区别。它不是在指令集层面改变执行流程，而是在电路连接和参数层面进行硬件重构。一次配置完成后，数据流经硬件即完成计算，是真正的“流式”处理，延迟极低。

2.3 量化策略：为什么选择8位定点数？

在嵌入式AI领域，模型量化是压缩模型、提升硬件效率的必备手段。FPNA设计选择了8位定点数作为主要数据类型，这背后有坚实的工程考量：

• 面积与能效：一个32位乘法器所需的硅片面积和消耗的能量，大约是8位乘法器的12到15倍。在面积和功耗预算都极其紧张的医疗贴片场景下，使用低精度数据类型是必然选择。
• 精度权衡：大量研究和实践表明，对于许多分类任务（如心律失常检测），8位量化在精度上的损失通常很小（在可接受的1-3%以内），但带来的收益是巨大的。
• 生态支持：当前主流的AI训练框架（如TensorFlow、PyTorch）都提供了成熟的8位量化工具链。同时，许多生物医学信号采集的模拟前端，其ADC输出本身就是整数或低精度定点数格式，与8位处理天然契合。

在实际操作中，需要仔细确定定点数中小数位和整数位的分配。研究中提到，采用对称分割的方式（即整数部分和小数部分各占4位）在该ECG分类任务上取得了最佳精度与硬件效率的平衡。这需要在模型训练后，通过校准数据集来确定各层数据（激活值）的动态范围，从而确定最优的量化参数。

3. 效率评估模型与单卷积案例验证

3.1 建立一个简化的硬件效率评分模型

在投入大量时间进行实际的芯片设计或FPGA布局布线之前，能否快速评估不同架构方案的优劣？研究团队提出了一个基于路由复杂度和配置位数量的简化效率评分模型。

其核心思想是：在FPGA/FPNA中，效率损失主要来自互连（开关矩阵）和可配置性（配置位）。该模型将两者统一量化为“等效的8位信号路由负担”。

• 开关矩阵负担：直接统计需要穿越开关矩阵的输入/输出数据线的总位数。
• 配置位负担：每个配置位也需要硬件资源（晶体管）来实现存储和访问。通过对比标准DSP单元中开关矩阵面积和配置位面积，可以得出一个比例因子（研究中计算约为0.029）。即，一个配置位带来的硬件开销，约等于0.029位数据线的路由开销。

那么，一个架构的效率评分SE可以近似表示为：SE = (需要路由的数据线总位数 + 0.029 * 配置位总数) / 8

这个分数越低，意味着该架构为实现特定功能所付出的“硬件代价”越小，理论上就越高效。这个模型为快速比较“全通用DSP方案”、“专用Tile方案”和“完全固化卷积核方案”提供了理论依据。

3.2 单卷积操作：三种架构的实战对比

让我们以一个具体的四输入卷积操作为例，看看不同架构的实现差异。该卷积的数学表达为：输出 = ReLU( w0*i0 + w1*i1 + w2*i2 + w3*i3 + b)。

1. 标准FPGA方案：

   • 实现方式：需要4个标准DSP单元（每个完成一次乘加），外加约2个查找表单元来实现ReLU函数。
   • 特点：高度灵活，但硬件利用率低。大量面积和功耗消耗在单元间的互连和通用逻辑的冗余上。

2. FPNA专用Tile方案：

   • 实现方式：使用2个乘移单元（每个完成两个乘法及移位）和1个累加-ReLU单元。
   • 特点：乘法、移位、累加、激活都在专用单元内完成，单元间连接大大简化。权重和偏置作为配置参数存储在单元内，无需作为数据输入反复路由。

3. 完全固化方案：

   • 实现方式：将整个四输入卷积（包括固定大小的核）做成一个不可更改的硬核。
   • 特点：效率最高，因为几乎不需要外部路由和配置。但完全丧失了灵活性，内核大小、输入通道数等都被固定。

使用上述效率模型进行计算，再通过实际的65nm工艺库进行综合和仿真验证，结果对比如下：

结果解读：FPNA方案相比标准FPGA，在实现同一个四输入卷积时，面积减少了约53%，能耗降低了约50.5%。这是一个非常显著的提升，验证了专用化设计的巨大潜力。同时，它保留了通过重新配置来改变权重、偏置甚至一定程度连接方式的能力，这是完全固化方案所不具备的。

实操心得：这个对比实验揭示了一个重要的硬件设计哲学——没有免费的午餐，但可以通过精打细算来获得更划算的套餐。通用性必然带来开销。FPNA的成功在于，它没有盲目追求极致的通用或极致的专用，而是精准地分析了目标负载（CNN）的计算模式，将其中最耗时、最固定的部分（乘加、激活）用专用电路实现，同时保留了关键参数的可配置性。这种“领域专用可重构架构”的思路，是嵌入式AI硬件设计的一个主流方向。

4. 从模型到芯片：面向ECG处理的完整FPNA工具链

设计出高效的Tile只是第一步。如何将一个用Python/Keras编写的CNN模型，自动部署到由这些Tile组成的FPNA芯片上，并生成可执行的比特流？这需要一个完整的、自动化的工具链。

4.1 工具链工作流程解析

研究团队构建了一个基于开源生态的完整设计流程，如下图所示（概念图）：

[Python CNN模型] -> [修改版tinyHLS] -> [硬件描述语言HDL] -> [FABulous阵列生成与综合] -> [FPNA芯片GDSII] / [比特流]

1. 高层综合：核心是一个修改版的tinyHLS工具。它的作用是将高级语言（Python）描述的CNN模型，转换为底层硬件描述语言。这个版本的tinyHLS针对1D时间序列CNN进行了优化，能识别卷积、GAP、全连接等层，并根据FPNA的专用Tile特性，生成高度优化的HDL代码。例如，它会将卷积运算映射到乘移单元和累加-ReLU单元的组合上，并将权重、偏置等参数生成为配置常数。
2. 阵列设计与综合：使用FABulous框架。设计者需要根据目标CNN模型的计算资源需求（需要多少个乘移单元、多少个累加单元等），以表格形式定义一个Tile阵列的拓扑结构。FABulous会根据这个表格，自动生成包含所有Tile、开关矩阵和时钟网络的完整芯片HDL描述。然后，利用Yosys和ABC等开源工具进行逻辑综合。
3. 布局布线与比特流生成：使用nextpnr工具。将第1步生成的用户设计网表，映射到第2步生成的FPNA芯片抽象模型上，进行布局（决定每个逻辑模块放在哪个Tile里）和布线（决定信号如何通过开关矩阵连接）。最终输出两个结果：一是可供芯片制造工厂使用的物理设计文件；二是供FPNA芯片配置使用的“比特流”文件。
4. 芯片实现：将综合、布局布线后的HDL代码，送入标准的ASIC设计流程（如使用Cadence Genus进行综合，Innovus进行布局布线），最终生成可以交付晶圆厂制造的GDSII文件。

4.2 ECG房颤检测CNN的映射实例

为了验证整个流程，研究选取了一个已发表的、用于从ECG信号中检测房颤的1D-CNN模型。该模型包含多个卷积层、池化层和全连接层。通过工具链，这个模型被成功映射到了由前述专用Tile构成的FPNA阵列上。

关键步骤与挑战：

• 模型量化与精度验证：首先将训练好的浮点模型转换为8位定点模型。在测试集上，量化后模型的准确率从浮点的95%略微下降到87%。这个损失在嵌入式硬件部署中通常是可以接受的，但需要在算法层面进行细致的量化训练或训练后量化来最小化损失。
• 资源评估与阵列规模确定：通过HLS工具生成的HDL代码，可以统计出完成一次推理所需的各种操作数量，从而估算出需要多少乘移单元、累加单元等。根据这个估算来定义FPNA阵列的规模（例如，10x10的Tile矩阵）。如果布局布线时发现资源不足，则需要返回修改阵列定义，增加Tile数量。
• 性能与面积估算：由于完整的芯片流片成本高昂，研究通过一个较小的测试CNN在FPNA上的实现结果，来等比估算完整ECG-CNN所需的面积和能耗。估算结果显示，在65nm工艺下，实现完整ECG-CNN的FPNA面积可能超过250 mm²。这个面积对于追求微型化的智能贴片来说显然过大，但它指明了方向：要么采用更先进的工艺节点（如22nm或12nm）来缩小面积，要么需要将模型拆分，部分在FPNA上计算，部分在集成在同一芯片上的微控制器中计算。

5. 综合效能对比与方案选型思考

将FPNA方案与其它几种典型的嵌入式AI实现方案进行横向对比，能更清晰地定位其价值。

5.1 性能数据对比

研究对测试CNN和完整ECG-CNN进行了多维度对比，主要指标包括硅片面积和单次推理能耗。

数据解读：

1. FPNA vs. 标准FPGA：FPNA在面积和能耗上均有约2倍的优势。这直接证明了针对AI负载优化架构的有效性。牺牲一小部分通用性，换来了显著的能效提升。
2. FPNA vs. 纯软件方案：在微控制器上运行相同的量化CNN，能耗是FPNA的7到21倍。这凸显了硬件加速的绝对必要性。软件方案的延迟也远高于硬件方案。
3. FPNA vs. 全定制ASIC：全定制ASIC在能效和面积上依然是王者，通常有1到2个数量级的优势。这是专用硬件电路的终极形态。然而，其致命的缺点是缺乏灵活性和高昂的流片成本（数百万美元级别），且一旦制造无法修改。

5.2 方案选型决策指南

面对一个具体的生物医学信号处理产品（如智能心电贴片），如何选择硬件方案？这需要综合考量多个因素：

• 选择纯软件方案：当你的模型非常简单，对功耗和实时性要求不高，且产品生命周期内算法基本不变时。它的最大优势是开发快、成本低、极其灵活。
• 选择标准FPGA方案：当你的算法尚未完全定型，需要频繁迭代和更新，同时对性能有一定要求，且产品产量不足以分摊ASIC的巨额成本时。FPGA是原型验证和小批量生产的利器。
• 选择FPNA方案：当你的应用领域非常明确（如始终是CNN处理1D生物信号），算法结构相对稳定但内部参数（权重）可能需要更新或定制，同时对能效、体积和成本有严苛要求，且预期产量达到中等规模（数万至数十万）时。FPNA在ASIC的高效和FPGA的灵活之间找到了一个甜点。
• 选择全定制ASIC方案：当你的算法已经彻底固化，市场需求巨大（数百万片以上），并且极致的功耗、性能和成本是产品的核心竞争力时。这是大规模消费电子或医疗设备的最终选择。

常见问题与排查：

• 问题：HLS工具生成的FPNA资源利用率预估不准，导致最终布局布线失败。
• 排查：HLS工具通常基于操作类型进行估算，未考虑布线拥塞和时序约束。务必在初步映射后，通过布局布线工具的实际反馈来迭代调整FPNA阵列的规模和各Tile的比例。预留15-20%的资源余量是一个安全策略。
• 问题：量化后的模型在FPNA上仿真结果与软件浮点结果差异较大。
• 排查：首先检查量化校准过程是否正确，确保使用了有代表性的数据集来统计激活值范围。其次，检查硬件仿真中定点数的溢出和处理。特别是在累加环节，中间结果的位宽可能远超8位，需要在设计Tile时预留足够的精度，或在HLS工具中插入适当的饱和或截断逻辑。
• 问题：FPNA的配置比特流文件过大，加载时间影响系统启动速度。
• 排查：分析比特流内容，大部分是权重和偏置参数。可以考虑将参数存储在片外低功耗Flash中，在启动时通过DMA快速加载到FPNA的配置存储器中。或者，研究压缩比特流的方法，在加载时由一个小型引导处理器进行解压。

6. 总结与展望：FPNA的潜力与挑战

通过这次从理论到实践的探索，我们可以看到，面向生物医学信号处理的FPNA并非要取代FPGA或ASIC，而是在一个特定的高价值细分市场——资源受限、算法模式相对固定的嵌入式智能感知设备——中，提供了一种更优的解决方案。它将通用FPGA的“粗粒度”可重构性，与ASIC的“细粒度”高效性相结合，实现了“领域内灵活，领域外高效”的设计目标。

我个人在实际研究和项目中的体会是，FPNA这类架构的成功，三分靠硬件设计，七分靠工具链和软件生态。设计出高效的Tile固然重要，但如何让算法工程师无需深入硬件细节，就能轻松地将模型部署上去，才是其能否走向广泛应用的关键。本研究基于FABulous和修改版tinyHLS搭建的工具链，是一个非常好的开端，它展示了开源生态在降低硬件开发门槛方面的巨大潜力。

未来的发展方向可能包括：

• 更丰富的Tile库：除了基础的乘加、激活单元，可以引入针对注意力机制、门控循环单元等更复杂算子的专用Tile，以支持Transformer或RNN等模型。
• 动态可重构性：当前的FPNA配置可能在系统启动时加载一次。未来可以探索部分动态重配置，允许在运行过程中切换不同的计算子图，以支持多任务或自适应算法。
• 存算一体集成：将权重存储与计算单元更紧密地结合，甚至探索基于新型存储器的存内计算，从根本上解决“内存墙”问题，这可能是能效突破的下一个关键。
• 与处理器的高效协同：将FPNA作为SoC中的一个加速器IP，通过标准总线接口与RISC-V等处理器核心协同工作。让处理器处理控制流、复杂逻辑和IO，FPNA专注于规整的数据流计算，形成高效的异构计算系统。

对于从事嵌入式AI产品开发的工程师而言，理解FPNA这类架构的思想，有助于在系统设计初期做出更合理的硬件选型。当你在为下一个智能穿戴设备寻找AI加速方案时，不妨先问自己：我的算法核心是否清晰且稳定？我的产量是否足以支撑定制化？如果答案介于FPGA和ASIC之间，那么一个领域专用的可重构阵列，或许就是你正在寻找的答案。这条路虽然需要更多的跨领域知识（算法、架构、工具链），但其带来的性能、功耗和成本的综合优势，在竞争激烈的市场中，很可能就是决定产品成败的关键。