摩尔定律撞墙了，华为用一道“折叠”撕开了新路
昨天晚上，我刷到一条消息，整个人从沙发上弹了起来。
2026年5月25日，在国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波做了一个题为《半导体新路径探索与实践》的主旨演讲，正式发表了指导半导体产业发展的新原则——“韬（τ）定律”。同时官宣：搭载逻辑折叠技术的麒麟2026手机芯片，将于今年秋季面世-1。
搞半导体的人都知道，这几年全球芯片行业一直笼罩在一个巨大的焦虑之下：摩尔定律，那条统治了半个多世纪的铁律，正在撞向一堵物理极限的墙。而华为这次拿出来的，不是缝缝补补的小改进，而是一个根本性的范式转换。
今天这篇文章，我就把这件大事拆开揉碎了，跟你聊聊：摩尔定律为什么走不下去了？逻辑折叠到底是什么魔法？以及，为什么说这可能是国产芯片迄今为止最硬核的一次突围？
摩尔定律的“中年危机”：不是不想变小，是物理定律不答应了
1965年，英特尔创始人戈登·摩尔提出了那个著名的预言：集成电路上的晶体管数量，大约每18到24个月翻一倍，芯片性能同步翻倍，成本持续下降-。过去五十多年，整个半导体产业就是沿着这条“几何缩微”的路狂奔——不断把晶体管做小、做小、再做小，从微米级一路杀到纳米级。
但这条路已经快走不动了。当晶体管尺寸逼近原子级别，量子隧穿效应开始捣乱，漏电流暴增，继续缩小尺寸不仅技术上越来越难，经济效益也在快速消退-1。说白了，继续靠“把东西变小”来换性能，代价已经大到不可承受。
这就是全球半导体行业面前共同的困局——如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求-6。
而华为的答案，就是这场ISCAS 2026上正式发表的“韬定律”。
换道超车：从“几何缩微”到“时间缩微”
“韬”是什么？它是希腊字母τ（tau）的汉语音译。在电路理论中，τ代表时间常数——信号从一种状态切换到另一种状态需要的时间。τ越小，电路切换越快-38。
韬定律的核心思路，用一句话就能说清楚：以“时间缩微”替代“几何缩微”。不再执着于把晶体管本身的物理尺寸越做越小，而是从“系统性降低时间常数τ”这个目标出发，通过一系列创新技术压缩信号传播时延，在不依赖极致物理制程的前提下，大幅提升晶体管密度与系统性能-3-39。
打个比方。摩尔定律的思路就像优化工厂产线——让每个工人变得更高更快更瘦，从而在同样面积里塞进更多人。韬定律的思路则是重新设计整个工厂的流程——工人还是那些工人，但通过优化物料流转路线、消除瓶颈环节，让整体生产效率大幅提升。
这是一次从“空间维度”向“时间维度”的战略转移。正如快思慢想研究院院长田丰所评价的：“华为重新定义了半导体性能演进坐标系——将优化目标从晶体管物理尺寸切换至信号传播时间常数τ，并跑通了从理论到381款芯片量产的完整闭环。”-38
逻辑折叠：从“盖平房”到“盖高楼”
韬定律不是空中楼阁。它最核心的武器，就是这次随着麒麟2026一起亮相的逻辑折叠技术。
传统的芯片设计是2D的平面布局，所有逻辑单元摊在一层，像盖平房。逻辑折叠技术则将逻辑单元在垂直方向双层堆叠，把数字、模拟和存储电路划分到垂直堆叠的活动层中，以按照时间缩放原理联合优化性能、功耗和面积-11-2。
这背后的物理原理并不复杂：传统平面设计里，信号要在芯片上跑很长的路径，就像你从城市一头开车到另一头。而逻辑折叠让上下两层“楼上楼下”直接通信，大幅缩短了关键路径的走线长度，有效降低了信号传播的电阻和电容负载，从而让时间常数τ降下来-12。
结果就是一系列让人眼前一亮的数据：
晶体管密度提升53.5%，达到238 MTr/mm²。这意味着每平方毫米的芯片面积上可以集成2.38亿个晶体管，理论上与Intel 18A工艺持平，接近初代台积电3nm的水平-13。论文数据显示，这一提升幅度在以前需要三年的几何缩放才能实现-2。
大核能效提升41%，最高频率提升12.7%，主频达到3.1GHz。-13值得注意的是，这是在固定的器件节点上实现的——并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的-2。
更值得关注的是，麒麟2026中使用的逻辑折叠还是刻意设置得比较保守的版本：混合键合间距1.5μm，折叠只针对关键路径选择性应用，而不是全芯片铺开。即便如此，麒麟2026的CPU性能核心频率依然提升到了3.1GHz-2。
一张贯穿四层级的协同优化网
逻辑折叠只是华为这套“组合拳”的其中一拳。韬定律真正的威力，在于它构建了一张贯穿器件、电路、芯片、系统四个层级的协同优化网络-12。
在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界。在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率。在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延-32。
这不是某一个环节的单点突破，而是从最底层的物理器件到最上层的系统架构，全链路贯通式的协同优化。芯朋微董事长张立新对此有一个很精辟的比喻：“好比一条生产线，摩尔定律说的是往线上塞进更多的工人来提高生产效率，韬定律说的是优化路径加快零部件的周转提高生产效率。”-38
从PPT到量产：这条路已经跑了六年
韬定律不是今天才拍脑袋想出来的概念。何庭波在演讲中透露，在过去六年的实践中，基于韬定律，华为已成功设计并量产了381款芯片，广泛覆盖移动通信、AI、汽车、工业、数据基础设施等多个领域-1。这381款芯片，是这套理论从纸上走到产线上最硬核的证据。
麒麟2026将是逻辑折叠技术的首次成功实施。何庭波说：“我们取得了一系列仅靠先进制程工艺难以取得的进步。”-3
而更长远的目标也已经清晰：预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平-12。论文中的路线图更为激进——从2026年到2035年，逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠，每个封装三层、四层甚至更多活动层，晶体管密度预计将达到400 MTr/mm²甚至更高，同时为CPU核心频率达到4GHz及以上铺平道路-2。
写在最后
从2020年麒麟9000成为绝唱，到2025年麒麟9030Pro重回市场并进入性能“饱和区”，再到今天麒麟2026用逻辑折叠撕开一条新路——华为做手机芯片这六年，是一部在极限封锁下寻找出路的六年-24。
当先进制程的大门被关上时，很多人以为故事已经结束了。但韬定律和逻辑折叠技术告诉我们：门关上了，还可以翻墙。
当然，我们必须客观看待。逻辑折叠目前还处于从“局部应用”到“全面折叠”的爬坡阶段，量产、产能、良率这些工程化挑战一个都不会少-5。何庭波本人也坦言：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。”-1
但无论如何，这是中国首次在全球半导体领域提出产业级演进新原则。正如分析人士所评价的那样，它吹响了中国半导体产业切换技术演进路线、从“规则跟随”迈向“范式引领”的号角-38。
从“几何缩微”到“时间缩微”，从“盖平房”到“盖高楼”，从“单层”到“双层”再到未来的“多层折叠”——这不再是某个实验室里的技术幻想，而是一条正在被验证、正在跑通的新路。何庭波说：“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”
今年秋天，搭载逻辑折叠技术的麒麟2026就将面世-11。那块小小的芯片，也许会成为一个全新的起点。