基于FPGA实现分组显示协议：突破传统固定帧率限制的高效显示架构

1. 项目概述：为什么我们需要重新思考显示协议？

如果你做过高速红外投影或者任何对帧率和同步有极致要求的显示系统，大概率会对HDMI、DisplayPort这类标准协议又爱又恨。爱的是它们的通用性和成熟的生态，恨的是它们在面对“非标”需求时的束手束脚——比如，当你只想以1000Hz的刷新率更新屏幕上某个32x32像素的小区域，而其他部分几乎不变时，传统协议会强迫你把整个1920x1080的帧数据，以固定的时序，一遍又一遍地发送。这就像为了寄一封信，每次都必须把整个邮局的包裹全搬上车一样，带宽浪费触目惊心。

这正是我们团队在开发高速红外LED（IRLED）投影阵列时遇到的核心瓶颈。这类系统常用于硬件在环（HIL）仿真、传感器测试等高端领域，要求显示内容能精确模拟高速动态场景。传统固定帧率协议带来的高带宽需求和僵化的同步机制，成了性能提升的“天花板”。于是，我们决定抛开既有标准，从底层重新设计一套显示协议——分组显示协议（Packetized Display Protocol, PDP）。它的核心思想很简单：像网络传输数据包一样传输显示数据，只传变化的、需要快速更新的部分，并且把“何时显示”的控制权，从固定的时序脉冲，交还给数据和系统事件本身。

我在这篇文章里，将详细拆解我们基于FPGA实现的这套PDP架构。这不是一篇简单的技术综述，而是包含了我们从协议设计、FPGA模块划分、跨时钟域处理，到实际调试中踩过的各种坑的完整实战记录。无论你是正在设计专用显示系统的硬件工程师，还是对高效数据协议感兴趣的研究者，相信这些从一线得来的细节和经验，都能给你带来直接的参考价值。

2. PDP架构核心设计思路：从“流”到“包”的范式转变

2.1 传统协议的局限与PDP的破局点

要理解PDP的价值，得先看清传统协议（如HDMI/DVI）的“基因缺陷”。它们本质上是为消费级视频播放设计的，其核心假设是：连续、匀速、全帧更新的视频流。这带来了三个根深蒂固的问题：

1. 固定帧率与带宽浪费：协议一旦初始化，帧率（如60Hz）和分辨率就固定了。每个视频周期（Frame Period）都必须传输完整的一帧数据，包含有效像素区和消隐区（Blanking Porch）。即使画面中只有一小块在动，带宽也丝毫不会减少。如图1所示，带宽需求是分辨率、帧率和色彩深度的固定乘积，缺乏弹性。
2. 粗粒度的全局同步：同步依赖于固定的垂直同步（VSync）和水平同步（HSync）信号。在多发射器、多通道的复杂系统中，要协调多个信号源实现帧精确同步，需要额外复杂的、非标的同步硬件，增加了系统复杂性和成本。
3. 缺乏子帧更新能力：协议的最小传输单元是“帧”。你无法命令显示器“只更新左上角100x100的区域”，而必须重传整个帧缓冲区。这在需要局部高频更新的场景下极其低效。

PDP协议的设计哲学正是针对这三点进行颠覆：

• 动态、按需的带宽利用：将一帧图像切割成多个矩形区域（Region），每个区域可以独立设置更新频率。快速变化的区域（如模拟的导弹尾焰）以高帧率发送小数据包；静止或慢变的区域（如天空背景）则以极低的帧率更新，甚至不更新。带宽动态分配给最需要它的数据。
• 基于事件的精细同步：摒弃固定的VSync/HSync，采用基于“触发包”（Trigger Packet）的事件驱动同步。显示阵列或外部传感器在完成一帧“曝光”或“显示”后，可以发回一个触发包，通知图像合成器“可以发送下一组数据了”。这实现了源与显示端基于实际需求的紧耦合同步。
• 数据包化的传输：所有数据，无论是像素还是控制命令，都被封装成结构化的数据包。一个数据包只包含一个矩形区域的数据或一条控制指令。这使得传输单元变得极其灵活。

2.2 抽象架构模型：系统级的解耦与协作

为了实现上述思想，我们定义了一个抽象机器模型，将整个IRLED投影系统抽象为三个逻辑组件：

1. 场景生成器：负责产生需要显示的图像序列。可以是软件仿真模型，也可以是硬件图像源。
2. 合成器：这是PDP系统的“大脑”。它接收来自一个或多个场景生成器的图像数据，执行核心的智能带宽分配算法。它的工作流程是：
   • 差分分析：比较当前帧与上一帧，计算每个区域的变化程度（如像素强度差之和）。
   • 区域划分与分级：根据变化程度，将图像动态划分为不同大小的矩形区域，并为每个区域分配一个“速度等级”（更新优先级）。
   • 数据包调度：按照优先级，将高更新频率的区域打包成PDP数据包，优先发送。在带宽有剩余时，再调度发送低速区域的数据包。
3. IRLED阵列瓦片：即实际的显示单元，负责接收PDP数据包，解码并驱动LED阵列发光。

这三个组件之间通过PDP协议链路连接。关键在于，这个模型是可扩展的。你可以使用一个合成器驱动一个阵列瓦片，也可以使用多个合成器驱动一个大型的、由多个瓦片拼接而成的显示墙。协议本身不关心物理连接是HDMI、光纤还是自定义串行链路，这种抽象为未来硬件升级留下了空间。

实操心得：为什么选择“合成器”作为核心？最初我们考虑过让每个场景生成器直接对接显示阵列，但这在多源同步上会变成一场噩梦。合成器集中了“差分计算”和“调度”这两个最复杂的任务，让场景生成器可以专注于图像生成，显示阵列专注于驱动。这种“中心化调度，边缘化执行”的架构，大大降低了系统整体复杂度，尤其是在调试和排查问题时，所有数据流都经过合成器，便于监控和记录。

3. PDP协议详解：数据包定义与通信机制

协议是架构的血液。PDP协议设计追求极简的头部开销和确定的解析时序，以适应FPGA硬件实现的高效性和实时性要求。

3.1 数据包格式与全局坐标系

所有PDP数据包都基于一个统一的全局坐标系。假设整个显示阵列的分辨率是W x H，那么坐标系原点(0,0)通常定义在阵列的左上角，X轴向右递增，Y轴向下递增。任何数据包中引用的区域坐标都基于这个全局坐标系，这避免了多个数据源之间的坐标转换混乱。

PDP协议目前定义了三种核心数据包类型，所有包都以一个类型ID字段开头，用于标识包的类型。

1. 绘制区域包这是最常用的包，用于传输像素数据。

| 字段 | 长度（字） | 描述 | | :--- | :--- | :--- | | 类型ID | 1 | 固定值，标识此为“绘制区域包” | | X起始坐标 | 1 | 矩形区域左上角的X坐标（包含） | | X结束坐标 | 1 | 矩形区域右下角的X坐标（包含） | | Y起始坐标 | 1 | 矩形区域左上角的Y坐标（包含） | | Y结束坐标 | 1 | 矩形区域右下角的Y坐标（包含） | | 像素数据 | N | 按行优先顺序排列的像素数据，N = (X_end - X_start + 1) * (Y_end - Y_start + 1) |

例如，一个发送从(10, 20)到(19, 29)的10x10区域的包，其数据部分就会包含100个连续的像素值。这种设计使得解码器在收到前5个字后，就能确切知道后续还要接收多少像素数据，便于安排缓冲。

2. 阵列复位包用于在帧间复位显示阵列的���定象限，以消除残影或为下一帧做准备。

| 字段 | 长度（字） | 描述 | | :--- | :--- | :--- | | 类型ID | 1 | 固定值，标识此为“阵列复位包” | | 象限掩码 | 1 | 一个位掩码，每一位对应阵列的一个物理象限（如4象限阵列用低4位）。置1表示复位该象限。 |

3. 触发包这是实现灵活同步的关键。

| 字段 | 长度（字） | 描述 | | :--- | :--- | :--- | | 类型ID | 1 | 固定值，标识此为“触发包” | | 动作掩码 | 1 | 系统定义的动作掩码。例如，位0=1表示“开始生成下一帧”，位1=1表示“传感器已就绪”等。 |

触发包可以由系统中的任何组件发出，并被其他组件解释。例如，显示阵列在完成当前所有数据包的绘制后，可以发一个触发包给合成器，合成器再转发给场景生成器，从而形成一个闭环的、基于显示完成事件的同步链。

3.2 协议的优势：一个量化对比案例

让我们用一个具体例子感受PDP的带宽优势。假设系统分辨率是1920x1080@60Hz（标准HDMI 1.4规格），但实际需要高频更新的只是一个32x32的“兴趣区域”。

• 传统HDMI方式：即使只更新32x32的区域，也必须每16.67ms传输一整帧1920x1080的数据。有效数据占比极低，大部分带宽被消隐区和不变的像素浪费。
• PDP方式：我们只传输一个绘制区域包。包头开销为5个字（类型ID + 4个坐标），数据部分为1024个字（32x32像素）。假设每个像素/字为24位。那么传输这个区域所需的总数据量仅为1029个字。 关键在于，PDP传输没有固定的消隐期。我们可以将这个1029字的数据包，紧密地打包在传输通道中。计算可知，在一个HDMI帧周期内，理论上可以传输多达2410个这样的PDP包！这意味着对于那个32x32的区域，有效帧率从60Hz跃升到了144kHz（60Hz * 2410），速度提升了2400多倍。这个提升主要来自于消除了固定帧结构带来的冗余。

注意事项：关于“字长”的抉择协议中故意没有规定“字”的具体位宽（如24位或32位）。这是一个重要的设计考量，旨在让协议适配不同的硬件。如果显示阵列原生支持24位色彩深度，那么选择24位字长就能实现“像素到字”的一一映射，无需填充，效率最高。如果物理传输层（如一个32位宽的DDR总线）更擅长处理32位数据，那么可以选择32位字长，将24位像素数据放入低24位，高8位填充0或用作校验。在同一个系统中，所有组件必须约定并使用相同的字长，这是系统集成时首要确认的参数。

4. FPGA硬件实现：从协议到电路的落地

协议设计得再精妙，也需要高效的硬件载体。我们选择FPGA来实现PDP的接收与解码端，因为它能提供极致的并行处理能力和定制的时序控制。我们的目标是在FPGA上实现AMM模型中的“IRLED阵列瓦片”功能，即接收PDP包并驱动LED阵列。

4.1 整体架构与跨时钟域挑战

系统的顶层框图如图6a所示。核心数据流如下：

1. 物理层输入：我们使用了两个HDMI接口作为物理传输层，以满足高带宽需求。每个HDMI输入提供24位像素数据（HDMI_data）、像素时钟（PxlClk）和数据有效信号（VDE）。
2. 同步循环缓冲器：这是解决跨时钟域问题的核心模块。两个HDMI输入可能有轻微的时钟偏移（Skew），且它们的PxlClk与FPGA内部的系统时钟（SysClk）不同步。SCB模块负责将来自不同时钟域的数据安全、稳定地同步到系统时钟域。
3. 阵列发射器模块：这是PDP协议的解码引擎。它从SCB中读取数据字，识别包类型，解析坐标，并将像素数据存入写缓冲区。
4. 写缓冲区模块：负责将像素数据以阵列驱动所需的特定时序，通过IO引脚输出到DAC和LED驱动电路。

最大的挑战在于跨时钟域数据传输。PxlClk的频率和相位与SysClk无关，直接采样会导致亚稳态。我们的解决方案是设计一个同步循环缓冲器。

4.2 同步循环缓冲器的设计细节

SCB的内部结构如图6b所示，它是一个双时钟域下的FIFO变种，但更注重确定性和低延迟。

• 缓冲存储体：由一组（例如8个）独立的寄存器组构成，每个寄存器组能存储一个数据字（24位）及其有效标志。
• 写控制器与写路由器：位于PxlClk时钟域。当VDE有效且PxlClk上升沿到来时，写控制器选择一个当前为“空”的缓冲槽，写路由器将HDMI_data写入该槽，并将其标记为“满”。通过一个握手信号（Req/Ack）将“槽满”状态同步到SysClk域。
• 读控制器与读路由器：位于SysClk时钟域。读路由器持续扫描缓冲槽，一旦发现某个槽的状态被同步为“满”，就将其数据输出到数据总线上，并置位数据有效信号。阵列发射器模块在读取该数据后，会发送一个“清空触发”信号，读控制器随即将该槽标记回“空”，并通过握手信号同步回写时钟域。

这种设计确保了每个数据字都能无损、有序地从HDMI时钟域传递到系统时钟域，且由于缓冲槽数量固定，读写指针的管理非常简单，避免了传统FIFO的指针同步难题，在FPGA上实现起来时序更易收敛。

4.3 阵列发射器：协议解码的状态机

阵列发射器模块（图7）是协议解析的核心，它本质上是一个由三个并行状态机组成的控制器集合：写使能控制器、复位控制器和有效控制器。

它们的工作流程由一个主状态机（图8）协调：

1. 空闲状态：所有控制器监控着从SCB读出的数据字。有效控制器会检查每一个到来的数据字。如果它不是一个合法的包类型ID，有效控制器会直接丢弃这个字（通过确认读取，让SCB清空该槽），防止无效数据进入流水线。
2. 包识别与缓冲：当写使能控制器识别到“绘制区域包”的类型ID时，它被激活。它首先锁存接下来的四个坐标字（X_start, X_end, Y_start, Y_end）。根据坐标，它能计算出需要接收的像素数据总数N。
3. 数据写入：状态机进入“缓冲”状态，开始接收后续的像素数据字，并暂存起来。一旦累积了足够一次写入操作的数据量（例如，一次写入驱动一个LED行），或者接收完了该区域的所有像素数据，状态机就进入“写入”状态。
4. 驱动阵列：在“写入”状态，控制器通过Active-Out等信号线申请写缓冲区的控制权。获得控制权后，它将缓冲的像素数据、目标行列地址等信息传递给写缓冲区模块。写缓冲区模块则负责生成具体的、满足LED驱动芯片时序要求的脉冲信号（如Load,Data,Clock）。
5. 完成与交还：一次写入操作完成后，如果该区域还有数据，则回到“缓冲”状态；如果全部完成，则释放对写缓冲区的控制权，并返回到“空闲”状态，等待下一个数据包。

复位控制器的逻辑类似，但更简单，它识别“阵列复位包”，然后产生一个全局的复位脉冲序列。有效控制器则像哨兵一样，确保只有合法的数据包才能被处理。

踩坑实录：状态机竞争与互锁在早期版本中，我们曾遇到一���棘手的Bug：当两个HDMI输入的数据包几乎同时到达时，两个阵列发射器实例可能同时尝试去控制唯一的写缓冲区，导致数据冲突和驱动时序混乱。解决方案是引入了Active-In/Active-Out和Select信号线，形成一个简单的硬件互斥锁。一个发射器在占用写缓冲区时，会通过Active-Out告知另一个发射器“忙”。另一个发射器必须等待，直到当前操作完成、控制权被释放。这个机制确保了共享资源（写缓冲区）在任何时刻只被一个主控访问，是FPGA多模块协同设计中的经典模式。

5. 仿真、测试与问题排查实录

5.1 仿真验证：从数据包到驱动波形

在烧录FPGA之前，充分的仿真至关重要。我们使用SystemVerilog搭建了测试平台，模拟HDMI输入数据流。

图9展示了一个简化的仿真波形：

• PxlClk：模拟的HDMI像素时钟。
• VDE：高电平时表示HDMI_data线上是有效的PDP数据包。
• HDMI_data：在VDE有效期间，数据依次是：Packet ID（绘制区域包）、X_start、X_end、Y_start、Y_end，接着是连续的像素数据，最后可能是一个Reset Packet ID。
• 在VDE无效期间的数据（图9左侧），会被有效控制器识别并丢弃。

图10则展示了系统时钟域下的输出波形：

• SysClk：FPGA内部系统时钟。
• WB_busy/WB_sel：写缓冲区的忙和选择信号，反映了阵列发射器对缓冲区的占用情况。
• DAC：输出到数模转换器的实际像素值。注意，仿真中显示的值（如992）是经过移位处理的（例如左移5位），这是为了匹配后端DAC芯片的输入位宽要求。
• Quad,Load,Array_reset：这些是直接控制LED阵列行列驱动芯片的信号。在绘制数据包期间，Quad和Load信号会有特定的序列；在复位包期间，Array_reset会拉高，并伴随Load信号的跳变来完成阵列的复位操作。

通过对比输入数据包和最终输出的驱动波形，我们可以精确验证协议解码的正确性、时序的准确性，以及跨时钟域数据传输的完整性。

5.2 常见问题与硬件调试技巧

在实际硬件调试中，我们遇到了几个典型问题：

问题1：图像错位或撕裂

• 现象：显示的区域位置不对，或者一个区域的数据显示在了另一个区域。
• 排查：
  1. 首先检查坐标解析：在FPGA内部添加ILA（集成逻辑分析仪）核，抓取阵列发射器解析出的X_start, X_end, Y_start, Y_end信号，与软件发送的数据包进行比对。我们曾因字节序（Endianness）问题导致坐标错乱。
  2. 检查全局坐标系对齐：确认发送端（合成器）和接收端（FPGA）对显示阵列的全局坐标系原点、方向定义是否完全一致。
  3. 检查写缓冲区地址生成逻辑：确保将全局坐标转换为阵列物理行列地址的算法正确。特别是当阵列由多个芯片级联时，地址映射可能很复杂。

问题2：数据丢失或损坏

• 现象：部分区域显示为随机噪声或全黑。
• 排查：
  1. 检查SCB溢出：如果HDMI输入数据速率持续高于FPGA处理速率，SCB会被写满，导致数据丢失。在SCB模块中添加“缓冲区满”和“溢出”计数器，通过芯片上的LED或UART输出进行监控。
  2. 检查跨时钟域握手：这是最可能出问题的地方。使用ILA同时抓取PxlClk域和SysClk域下的握手信号（Req/Ack），观察其同步关系。确保使用了正确的同步器（如两级触发器同步）来处理跨时钟域信号，并且满足建立保持时间。
  3. 物理链路质量：如果使用HDMI线缆，过长或质量差的线缆可能导致误码率升高。虽然当前PDP设计依赖上层重传或应用层容错（未来会加CRC），但物理层不稳定会极大影响性能。可以用示波器检查HDMI差分信号的完整性。

问题3：同步不稳定，帧间闪烁

• 现象：显示内容在应该稳定的帧间出现跳动或闪烁。
• 排查：
  1. 检查触发包时序：确认从显示阵列发出“帧完成”触发包，到场景生成器收到并开始准备下一帧数据，整个环路的延迟是否恒定且小于系统允许的极限。在关键路径上插入时间戳计数器进行测量。
  2. 检查复位时序：阵列复位包的时序非常关键。复位必须在上一帧显示完全结束、且下一帧数据开始写入之前完成。不恰当的复位时序会清空尚未显示的数据或干扰正在进行的显示。需要精细调整复位脉冲相对于Load等信号的位置。
  3. 电源噪声：高速数字电路和模拟驱动电路（DAC、LED驱动）共用电源时，大的电流瞬变可能引起电源轨波动，导致FPGA内部逻辑或输出IO时序紊乱。确保电源去耦充分，模拟和数字地分割与单点连接正确。

硬件调试心得：ILA是你的最佳伙伴在FPGA开发中，尤其是涉及复杂状态机和跨时钟域的设计，不要吝啬使用ILA。我们几乎在每个关键模块的数据路径和控制路径上都插入了ILA探针。虽然这会占用一些Block RAM资源，但它能让你真实地“看到”数据在流水线中的流动、状态机的跳转、握手信号的互动，其价值远超任何仿真。调试PDP解码器时，我们就是通过ILA发现状态机在某个罕见条件下会跳入一个未定义状态，从而增加了完备的状态覆盖和默认错误处理路径。

6. 未来演进与工程化思考

目前这个FPGA实现的PDP解码器已经能够稳定工作，验证了协议架构的可行性。但作为一个研究原型，它还有很长的工程化道路要走。

首要的增强是完整性校验。当前版本仅通过包类型ID做简单校验，这是不够的。我们计划在下一个版本中为每个数据包的头部和载荷部分添加24位CRC校验码。接收端在解码过程中实时计算CRC，与包内携带的CRC进行比较。一旦校验失败，就丢弃整个包，并可通过一个状态寄存器上报错误。这对于长距离、易受干扰的传输链路至关重要。

性能与扩展性。目前我们只用了两个HDMI输入。理论上，PDP架构可以支持任意多的输入链路，通过多个SCB和阵列发射器实例并行工作，再通过一个仲裁逻辑连接到一个写缓冲区。我们需要测试更多输入下的带宽饱和点，以及仲裁逻辑的公平性和效率。另一个方向是支持更复杂的区域形状（非矩形），但这会增加协议复杂度和解码器设计难度，需要权衡利弊。

动态帧率的真正实现。目前的演示更多是“分区域不同频率更新”的概念验证。一个更智能的合成器需要集成更先进的变化检测算法，不仅仅是帧间差分，可能还要结合运动估计，来更精准地预测哪些区域需要高帧率，甚至动态调整区域的大小和形状。这将把PDP从一种传输协议，提升为一套完整的自适应显示解决方案。

最后，关于协议标准化与生态。PDP目前是我们项目内部的私有协议。它的强大之处在于其简洁和专注。虽然短期内无法撼动HDMI、DisplayPort在消费市场的地位，但在专业的高性能显示、工业检测、科学研究等领域，这种为特定需求深度定制的协议显示出巨大潜力。也许未来，我们会看到类似思想的开放标准出现，填补固定帧率协议之上的空白市场。

从固定帧率的“流”到按需分配的“包”，这不仅仅是传输方式的改变，更是一种设计思维的转换。它把带宽和时序的控制权，交还给了系统和应用开发者。实现它的过程充满挑战，从协议字段的斟酌，到状态机每一个状态的推敲，再到跨时钟域那令人神经紧绷的时序分析。但当看到那个32x32的小窗口以144kHz的频率无比流畅地刷新，而系统总带宽却游刃有余时，你会觉得这一切都是值得的。这套架构就像为高速显示系统打造的一副专属骨架，它可能不像通用协议那样血肉丰满、随处可见，但在它擅长的领域里，却能做到极致的高效与精准。