基于FRM的高效信道化接收器设计：窄过渡带与FPGA资源优化

1. 项目概述：当窄过渡带遇上硬件资源瓶颈

在雷达信号处理、电子侦察或者软件无线电这类对实时性要求极高的领域，工程师们常常面临一个经典的两难困境：一方面，我们需要信道化接收器具备极窄的过渡带宽，以便精确分离出紧邻的频带信号，减少频谱泄漏和混叠；另一方面，这种高性能的滤波器组在硬件实现时，尤其是用FPGA这类可编程逻辑器件，会像一只“资源饕餮”，疯狂吞噬宝贵的DSP乘法器和逻辑单元。传统基于多相分解和快速傅里叶变换（FFT/IFFT）的信道化结构，虽然已经比直接低通滤波器组实现高效得多，但当通道数M激增，或者过渡带宽要求苛刻到一定程度时，其资源消耗依然会变得难以承受，成为系统集成的瓶颈。

我最近在复现和优化一个宽带数字信道化接收机项目时，就深刻体会到了这种“性能”与“资源”的拉锯战。项目要求对960MHz采样率的宽带信号进行16通道均匀划分，每个子带的过渡带必须非常窄，以确保相邻信道间的隔离度。如果采用经典的多相结构，初步估算下来，光是原型低通滤波器的阶数就高得吓人，对应的乘法器资源几乎要占满目标FPGA芯片（Xilinx XC6VLX550T）的DSP48E1 slices。这还没算上后续的FFT和并行处理开销，方案可行性直接亮起了红灯。

正是在这种背景下，频率响应掩蔽（Frequency Response Masking, FRM）技术进入了我的视野。它本质上是一种“分而治之”的滤波器设计哲学：与其用一个极高阶的单一滤波器去实现那个陡峭的、难以企及的滚降特性，不如用几个阶数低得多的滤波器“拼凑”出来。更妙的是，当FRM技术与调制滤波器组（Modulated Filter Bank）结合，并巧妙地重构多相分解流程时，能催生出一种在窄过渡带场景下硬件效率极高的新型信道化结构。我参考了相关文献，并经过自己的仿真与实现，验证了一种基于FRM的新型高效信道化接收器结构。实测在FPGA上，相比传统多相结构，它能节省近一半的DSP乘法器资源，同时保持优异的频谱性能和可接受的群延迟。这篇文章，我就来拆解一下这个结构的核心思想、设计步骤、FPGA实现中的关键细节，以及那些只有动手做过才会知道的“坑”。

2. 核心原理：FRM如何“四两拨千斤”

要理解这个新型结构的妙处，得先弄明白两个基础：传统的多相信道化结构为什么在窄过渡带时“吃”资源，以及FRM技术是如何“偷懒”的。

2.1 传统多相结构的资源痛点

在均匀信道化接收器中，我们通常采用调制滤波器组。它的聪明之处在于，我们不需要为M个通道分别设计M个不同的带通滤波器，而只需精心设计一个原型低通滤波器H(z)。然后，通过复指数调制（即乘以因子 $W_M^k = e^{-j2\pi k/M}$），将这个原型滤波器的频谱搬移到各个子带中心频率上，从而得到第k个信道的滤波器 $H_k(z) = H(zW_M^k)$。这样，所有信道共享同一套滤波器系数，大大降低了设计复杂度。

为了硬件实现高效，我们会采用多相结构。通过对原型滤波器H(z)进行多相分解，并利用FFT/IFFT的快速算法，可以将滤波和降采样（Decimation）操作巧妙地结合起来，形成如图2所示的高效结构。这个结构的核心优势在于，将运算量最大的卷积操作移到了降采样之后，使得大部分乘法运算在较低的速率下进行，显著提升了效率。

然而，这个结构的效率有一个前提：原型滤波器H(z)本身的阶数不能太高。而数字滤波器的设计有一个基本规律：过渡带越窄，所需的滤波器阶数就越高。阶数N近似与采样率fs成正比，与归一化过渡带宽Δω成反比（$N \propto f_s / \Delta\omega$）。当我们的系统采样率高达数百MHz甚至GHz，而过渡带宽要求又非常窄时（例如，仅为几MHz），N会急剧增大。这意味着，即使在多相结构下，那个原型低通滤波器模块本身就需要巨量的乘加运算（MAC）单元。在FPGA中，这些运算主要由专用的DSP48E1 Slice完成，资源是有限的。因此，优化原型滤波器本身的设计，降低其实现复杂度，就成了破局的关键。

2.2 FRM技术的精妙拆解

FRM技术提供了一种优雅的解决方案。它的核心思想是：用一个低阶的“骨架”滤波器经过插值后，产生一系列周期性的频谱副本，再用一对低阶的“掩蔽”滤波器去“裁剪”出我们最终想要的窄过渡带响应。

我们来看一个具体的设计案例，这比干巴巴的公式更容易理解。假设我们的目标是一个归一化过渡带宽Δω = 0.003125（对应实际带宽约3MHz @ 960MHz采样率）的线性相位FIR低通滤波器。直接设计，其阶数可能高达上千。

采用FRM方法，我们分三步走：

1. 设计原型滤波器Fa(z)：我们首先设计一个过渡带相对较宽的原型滤波器，通常可以选一个简单的半带滤波器。例如，其通带截止频率θ=0.45π，阻带截止频率φ=0.55π，阶数Na可能只有46。这个滤波器本身很“粗糙”。
2. 插值（Interpolation）：将Fa(z)进行L倍插值，得到Fa(z^L)。插值操作在时域是在系数间插入L-1个零，在频域的效果是将Fa(z)的频谱压缩了L倍，并在0到2π的区间内产生了L个周期性的频谱副本。此时，Fa(z^L)的过渡带宽度变为了原来的1/L，但通带和阻带也变成了多个。
3. 掩蔽（Masking）：现在，我们有了一个过渡带很窄（因为被压缩了），但通带和阻带是梳状的滤波器。我们需要用另外两个低阶滤波器——掩蔽滤波器FMa(z)和FMc(z)——来“保留”我们想要的那一段通带和阻带，同时“滤掉”其他多余的副本。FMa(z)和FMc(z)是互补的，一个负责选取上边带的某个副本作为通带，另一个负责选取下边带的某个副本作为阻带（或反之）。这两个掩蔽滤波器的过渡带可以很宽，因此阶数也很低（例如206阶）。

最终，将插值后的原型滤波器与两个掩蔽滤波器按图3所示的结构进行合成：$F(z) = F_a(z^L)F_{Ma}(z) + F_c(z^L)F_{Mc}(z)$，其中Fc(z)是Fa(z)的互补滤波器。这样得到的合成滤波器F(z)，就拥有了由插值滤波器决定的窄过渡带，以及由掩蔽滤波器决定的最终通带和阻带位置。最关键的是，实现F(z)的总计算复杂度，远低于直接设计一个同等指标的单一高阶滤波器。

注意：FRM设计中有两个关键参数——插值因子L和分支选择（Case 1或Case 2）。L的选择直接影响最终过渡带宽和子滤波器的阶数，需要根据目标指标进行折衷优化。分支选择则决定了最终通带是由Fa(z)的副本还是Fc(z)的副本提供，这会影响群延迟和滤波器系数的对称性。

3. 新型高效FRM信道化结构设计与推导

理解了FRM的原理，我们就可以将其“嵌入”到信道化接收器的框架中。目标是用FRM合成的滤波器F(z)，替代传统多相结构中的那个“笨重”的原型低通滤波器H(z)。

3.1 结构融合的关键步骤

直接替换是行不通的，因为FRM滤波器F(z)本身是一个复合结构。我们需要将F(z)的表达式代入到调制滤波器组的多相分解公式中，并进行一系列化简，目标是得到一个仍然能够利用FFT/IFFT进行高效运算的等效结构。

推导的起点是第k个信道的滤波器响应： $H_k(z) = H(zW_M^k)$ 当我们用F(z)替代H(z)后，得到： $H_k(z) = F(zW_M^k) = [F_a((zW_M^k)^L)F_{Ma}(zW_M^k) + F_c((zW_M^k)^L)F_{Mc}(zW_M^k)] \cdot z^{-[L(N_a-1)+(N_{Mac}-1)]/2} \cdot W_M^{k[L(N_a-1)+(N_{Mac}-1)]/2}$ 这个式子看起来很复杂，但通过巧妙地设定条件（例如，令插值因子L是信道数M的整数倍），可以消除其中的分数延迟和复杂的相位旋转项。最终，经过一系列代数变换（详见原论文公式(20)-(30)），我们可以将H_k(z)重写为： $H_k(z) = W_M^{\alpha k} [F_a(z) \sum_{m=0}^{M-1} (zW_M^k)^{-m} F_{Ma,m}(z^M) + F_c(z) \sum_{m=0}^{M-1} (zW_M^k)^{-m} F_{Mc,m}(z^M)]$ 其中，$F_{Ma,m}(z^M)$和$F_{Mc,m}(z^M)$分别是两个掩蔽滤波器经过多相分解后的第m个多相分量，α是一个由滤波器阶数决定的常数相位因子。

这个表达式的物理意义非常深刻：它意味着我们可以先对输入信号进行K倍降采样（K=M/F，F为正整数），然后并行地通过两个路径——一个经过原型滤波器Fa(z)，另一个经过其互补滤波器Fc(z)。接着，每个路径的信号分别经过各自掩蔽滤波器的多相分解网络，最后将两路结果相加，并通过一个公共的M点IFFT模块完成频谱搬移和信道分离。

3.2 最终的高效结构

基于上述推导，我们得到了如图6所示的新型高效FRM信道化接收器结构。它的数据流如下：

1. 前端降采样：输入的高速率信号x(n)首先经过一组延迟链和K倍降采样器。这一步至关重要，它将后续所有滤波和处理操作的数据速率降了下来，这是整个结构能应用于高速系统的前提。
2. FRM滤波分支：降采样后的数据并行送入两个分支。分支A经过原型低通滤波器Fa(z)，分支B经过其互补高通滤波器Fc(z)。这两个滤波器的阶数都很低。
3. 掩蔽与多相分解：每个分支的输出，再分别送入对应的掩蔽滤波器多相网络。这个网络由掩蔽滤波器FMa(z)和FMc(z)经过多相分解后得到，同样工作在较低的速率下。
4. 合并与IFFT：将两个分支经过多相网络处理后的结果相加，然后送入一个M点的IFFT模块。IFFT的输出就是最终的M路子带信号y0(m), y1(m), ..., y_{M-1}(m)。

这个结构的精妙之处在于：

• 计算复杂度转移：将实现窄过渡带所需的极高阶数，分解为三个低阶滤波器（Fa, FMa, FMc）的运算。虽然滤波器数量增加了，但每个的阶数都大幅降低，总乘法器数量通常远小于单一高阶滤波器。
• 保持多相效率：它继承了传统多相结构将降采样前置、利用FFT加速的优点，所有滤波运算都在降采样后的低速率上进行。
• 模块化与可扩展：Fa(z)、FMa(z)、FMc(z)可以独立设计和优化。通过改变插值因子L，可以灵活调整最终合成滤波器的过渡带宽，适应不同的系统要求。

4. 从理论到电路：FPGA实现全流程与资源优化

设计再好，不能硬件实现也是空中楼阁。下面我以Xilinx FPGA平台为例，详细拆解将上述理论结构转化为实际电路的过程，并分享一些工程实现中的关键技巧。

4.1 设计指标与滤波器参数确定

首先，我们必须明确系统的顶层指标，并据此确定所有子滤波器的参数。假设我们的目标与论文中的例子一致：

• 系统采样率fs: 960 MHz
• 信道数M: 16
• 信道划分类型: 偶堆叠（Even-Stacked）
• 目标性能：实现窄过渡带，同时大幅节省硬件资源。

根据偶堆叠调制滤波器组的设计，原型低通滤波器H(z)的通带截止频率ωp应为fs/(4M) = 960e6 / (4*16) = 15 MHz，归一化后为π/(2M) = π/32 ≈ 0.098 rad/sample（这里需要注意，在数字频率中，π对应fs/2）。假设我们要求过渡带宽Δω为3 MHz（归一化后约为0.003125π），那么阻带截止频率ωs = ωp + Δω。

接下来是FRM滤波器的设计：

1. 选择插值因子L：L的选择需要权衡。L越大，Fa(z)的过渡带被压缩得越厉害，其阶数可以更低，但掩蔽滤波器FMa和FMc的过渡带要求会变严格。通常需要通过迭代优化。在论文示例中，L选择了32。
2. 计算Fa(z)指标：根据公式(9)或(13)（取决于采用Case 1还是Case 2），由最终的ωp和ωs反推Fa(z)的通带截止频率θ和阻带截止频率φ。论文中Fa(z)设计为一个半带滤波器，θ=0.45π, φ=0.55π，阶数Na=46。
3. 计算掩蔽滤波器指标：根据公式(10)-(11)或(14)-(15)，计算FMa(z)和FMc(z)的通带和阻带频率。在论文示例中，两者阶数均为206。

实操心得：滤波器设计是第一步，也是最容易出错的一步。务必使用MATLAB的fdesign或firpm等工具进行精确设计，并验证合成滤波器F(z)的频率响应是否完全满足原型滤波器H(z)的指标要求（通带纹波、阻带衰减、过渡带宽）。建议编写一个自动化的设计脚本，输入系统指标和L的尝试范围，输出最优的滤波器系数和对应的总乘法器数量估算。

4.2 FPGA模块化设计与System Generator建模

在FPGA开发中，我强烈推荐使用Xilinx System Generator（SysGen）进行前期的算法建模和系统级验证。它基于Simulink，可以无缝对接MATLAB算法，并能直接生成可综合的HDL代码，极大地提高了开发效率。

我们的顶层模型需要包含以下几个关键子系统，对应图14的结构：

1. 延迟与降采样模块：实现输入信号的1-to-M串并转换和K倍降采样。可以使用SysGen中的Delay、Down Sample模块搭建。注意：降采样会引入混叠，必须确保输入信号已经过抗混叠滤波（在我们的结构中，后续的FRM滤波器本身就扮演了这个角色）。
2. 原型滤波器模块（Fa(z) & Fc(z)）：实现低阶的Fa(z)及其互补滤波器Fc(z)。Fc(z)可以通过一个延迟链减去Fa(z)的输出得到（见公式(6)）。在SysGen中，使用FIR Compiler IP核来高效实现这两个滤波器，并利用系数的对称性（线性相位FIR滤波器）减少一半乘法器。
3. 掩蔽滤波器多相网络模块：这是实现的关键。我们需要实现FMa(z)和FMc(z)的多相分解形式。假设M=16，那么每个掩蔽滤波器可以分解为16个多相分量滤波器（$F_{Ma,0}(z), ..., F_{Ma,15}(z)$）。重要技巧：不需要先设计完整的FMa(z)再分解。可以直接在MATLAB中设计FMa(z)，然后用decompose函数或自己编写多相抽取代码得到其多相分量系数。在SysGen中，用16个并行的FIR Compiler IP核来实现这些多相分量滤波器。输入是降采样后的数据，同时广播给这16个滤波器。
4. IFFT模块：使用Xilinx FFT IP核，并将其配置为IFFT模式。设置点数为M（16），数据格式为定点数，并选择合适的流水线结构和缩放方案以平衡精度和资源。
5. 控制与同步逻辑：整个数据流需要精确的时序控制。降采样、多相滤波、IFFT之间的数据速率关系必须理清。通常，降采样后速率变为fs/K，经过多相滤波网络后，每个支路输出M路并行数据（速率进一步降低），最后IFFT模块以这个较低的并行速率进行处理。在SysGen中，需要仔细设置各个模块的采样时间，并使用Gateway In/Out来定义Simulink环境与硬件时钟域之间的接口。

图15和图16展示了在SysGen中搭建的FRM滤波器模块和IFFT模块，这种图形化建模方式非常直观，便于调试。

4.3 定点量化、精度分析与资源优化

FPGA处理的是定点数，滤波器系数的量化会��入误差，影响最终性能（通带纹波、阻带衰减）。

1. 系数量化：将MATLAB设计得到的浮点滤波器系数（Fa, FMa, FMc）量化为定点数。通常使用quantizer函数，选择有符号数，位宽根据精度要求设定（例如12位、16位）。论文中使用了10位量化。必须进行仿真验证：将量化后的系数代入MATLAB模型，重新计算合成滤波器F(z)的频率响应，确保其仍然满足系统指标（如阻带衰减下降不超过1-3dB）。
2. 数据路径位宽增长：每一次乘加运算都会导致数据位宽扩展。需要为每个加法器、乘法器输出分配合适的位宽，并在适当位置进行舍入或饱和处理，以防止溢出并控制逻辑资源消耗。SysGen中的Gateway和Convert模块可以方便地设置位宽和量化方式。
3. 资源优化策略：
   • 利用对称性：线性相位FIR滤波器的系数是对称的。FIR Compiler IP核可以配置为“对称”模式，这样它会在内部优化结构，将近一半的乘法器复用为加法器，这是节省DSP资源最有效的手段之一。
   • 时分复用：如果资源极其紧张，可以考虑对某些低速率路径上的滤波器进行时分复用。但这会增加控制复杂度，可能影响时序。
   • 选择适当的IP核配置：Xilinx的FIR Compiler和FFT IP核都提供了多种实现架构（如全并行、半并行、全串行）。在满足吞吐率的前提下，选择资源更少的配置。对于我们的信道化接收器，通常需要较高的吞吐率，因此多采用并行或高度并行的结构。

4.4 仿真验证与上板调试

在SysGen中完成模型搭建和定点化后，需要进行全面的仿真验证。

1. 功能仿真：在Simulink中，输入测试信号（如论文中用的300MHz单频和100-260MHz的LFM信号），观察各子信道的输出频谱。与MATLAB浮点仿真的结果（图12）进行对比，确保频谱搬移正确，目标信号落在预期的信道内，且信道间隔离度满足要求。图17的硬件仿真结果与图12的软件仿真结果高度一致，这证明了设计的正确性。
2. 时序仿真与生成HDL：通过SysGen生成整个设计的VHDL/Verilog代码。然后导入到Vivado等综合工具中，进行综合、布局布线，并生成时序仿真模型。进行时序仿真，确保在目标器件和时钟频率下没有建立/保持时间违规。
3. 上板验证：将生成的比特流文件下载到FPGA开发板（如搭载XC6VLX550T芯片的板卡）。通过片上逻辑分析仪（如ILA）或外部高速ADC/DAC，捕获实际信号进行处理，并与仿真结果对比。这是最终检验设计成功与否的“试金石”。

5. 性能对比、常见问题与避坑指南

5.1 资源与性能量化对比

理论分析和实际实现都证明了新型FRM结构的优势。我们以论文中的16通道、960MHz采样率、窄过渡带设计为例，对比几种结构的复杂度（以乘法器数量为主要衡量指标）和群延迟：

关键解读：

• 资源节省：我们的新型结构相比传统多相结构，节省了约48.09%的DSP48E1乘法器资源（见表2）。这对于通道数更多、过渡带更窄的设计，节省效果将更加惊人。
• 延迟代价：FRM结构由于引入了额外的滤波器级联（Fa, FMa, FMc），其群延迟会比单纯的多相结构高。这是用资源换性能时不得不付出的代价。但在论文的对比中，我们的结构延迟远低于FFB等方法，在可接受范围内。
• 适用性：我们的结构将降采样模块前置，使得后续所有滤波和FFT运算都在较低的速率下进行，这是它能应用于960MHz甚至更高采样率系统的关键。而像FFB这类结构，其内部数据流限制使其难以适配这种高速场景。

5.2 工程实现中的常见问题与解决方案

在实际动手实现的过程中，我踩过不少坑，这里总结出来，希望能帮你绕过去：

1. 问题：MATLAB设计与FPGA实现频率响应不一致。

   • 现象：在Simulink/SysGen仿真中，信道输出频谱出现较大畸变，阻带衰减不达标。
   • 排查：
     • 检查系数量化：这是最常见的原因。确保MATLAB中量化后的系数被正确导入到SysGen的FIR Compiler IP核中。比较浮点系数和定点系数的频率响应。
     • 检查多相分解：确认掩蔽滤波器的多相分解过程正确无误。一个快速验证方法是：在MATLAB中，用原始FMa(z)滤波的结果，应该等于先用多相分解再重组后滤波的结果。
     • 检查数据位宽和溢出：在SysGen模型中，在各个关键节点（如滤波器输出、加法器输出）添加信号探头，观察数据是否溢出。适当增加位宽或插入饱和处理模块。
   • 解决：建议建立一个从MATLAB系数生成到SysGen参数配置的自动化脚本或流程，避免手动输入错误。进行细致的定点仿真，逐步调整量化位宽直到性能达标。

2. 问题：IFFT输出数据顺序混乱或信道对应错误。

   • 现象：IFFT模块输出的16路数据，其频率顺序与预期不符（例如，信道0对应中心频率，而不是最低频率）。
   • 原因：FFT/IFFT IP核的输出数据顺序（自然序或倒位序）配置错误，或者对IFFT的输入数据没有进行正确的预处理（如乘以旋转因子$W_M^{\alpha k}$，见公式(25)中的 $W_M^{\alpha k}$ 项）。
   • 解决：仔细阅读Xilinx FFT IP核文档，明确其输入输出数据的顺序和缩放选项。在我们的结构中，$W_M^{\alpha k}$ 这个常数相位因子，通常可以合并到IFFT的输入数据中，或者在IFFT之后进行校正。在SysGen中，可以通过一个简单的复数乘法模块来实现。

3. 问题：时序不收敛，无法达到目标时钟频率。

   • 现象：在Vivado中实现后，时序报告显示有大量违例，最高运行频率远低于目标。
   • 排查：
     • 关键路径分析：查看时序报告，找到关键路径（通常出现在大型FIR滤波器或FFT内部）。FRM结构由于滤波器级联，关键路径可能较长。
     • 流水线插入：在FIR Compiler IP核配置中，增加流水线级数（Pipeline Stages）。在滤波器Fa(z)、Fc(z)与掩蔽滤波器多相网络之间插入寄存器（使用SysGen中的Delay模块）。
     • 逻辑级数优化：检查是否在组合逻辑中进行了过于复杂的运算。确保乘加操作都被正确映射到DSP48E1中。
   • 解决：采用“寄存器洪水”策略，在数据通路上合理插入流水线寄存器。虽然这会增加少量延迟（通常几个时钟周期），但能大幅提高系统可运行的时钟频率。对于高速系统，这是必须的步骤。

4. 问题：资源利用率估算与实际情况偏差大。

   • 现象：综合实现后的资源报告（LUT、FF、DSP）远超早期估算。
   • 原因：
     • 控制逻辑开销：估算时往往只计算了数据路径上的乘法器，忽略了状态机、计数器、地址生成器等控制逻辑消耗的LUT和FF。
     • 布线资源：高扇出信号（如全局复位、时钟使能）会导致布线资源紧张。
     • IP核配置：不同的IP核配置（如全并行、分布式算术）资源消耗差异巨大。
   • 解决：在方案设计阶段，使用Xilinx的早期功耗与资源估算工具（如Power Estimator）。在SysGen中生成系统后，先进行“资源预估”（Resource Estimation），这会给出一个比较准确的报告。选择资源优化模式（Area Optimized）来综合IP核。

这个基于FRM的高效信道化结构，为我解决高采样率、窄过渡带系统的硬件资源瓶颈提供了一个强有力的工具。它不仅仅是一个理论上的优化，而是经过FPGA验证的、可落地的工程方案。当你下次面临类似的资源与性能的权衡时，不妨考虑一下这种“分而治之”的FRM思路，它很可能就是帮你打开局面的那把钥匙。