保姆级教程：用Quartus Prime 18.1和自带ModelSim-Altera搞定你的第一个联合仿真

零基础FPGA入门：Quartus Prime 18.1与ModelSim-Altera联合仿真全流程指南

第一次接触FPGA开发时，仿真环节往往是新手最容易卡壳的地方。本文将手把手带你完成从工程创建到波形观察的全过程，特别针对Quartus Prime 18.1标准版内置的ModelSim-Altera工具链进行优化，避开那些官方文档没明说却能让初学者抓狂的"坑点"。

1. 环境准备与工程创建

在开始前，请确保已正确安装Quartus Prime 18.1标准版（Lite版也可用）。这个版本自带ModelSim-Altera Starter Edition，虽然功能有所限制，但对于学习基本仿真流程完全够用。

关键准备工作：

• 创建纯英文路径的工程目录（如D:/FPGA_Projects/First_Simulation）
• 关闭所有中文输入法（防止意外输入中文字符）
• 准备约2GB的可用磁盘空间

启动Quartus后，按以下步骤创建工程：

1. 点击菜单栏File > New Project Wizard
2. 第一个页面设置工程路径时，建议直接在准备好的英文路径下创建新文件夹
3. 命名三要素（新手最容易出错的地方）：
   • 顶层设计文件名（如and_gate）
   • 顶层实体名（必须与代码中的module名一致）
   • 工程名（建议三者统一）

注意：所有名称必须使用字母、数字和下划线，且不能以数字开头。常见的错误包括使用中文、空格或特殊符号。

2. 编写第一个Verilog模块

工程创建完成后，我们需要添加设计文件。点击File > New > Verilog HDL File创建新文件，输入以下基础与门代码：

module and_gate( input a, input b, output y ); assign y = a & b; endmodule

保存文件时，必须使用.v扩展名（如and_gate.v）。几个易忽略的细节：

• 文件保存路径应位于工程目录内
• 模块名(and_gate)必须与工程设置中的顶层实体名完全一致
• 端口信号建议每行声明一个，增强可读性

完成编码后，点击工具栏的Start Analysis & Elaboration按钮（蓝色三角图标）检查语法。如果控制台显示"Analysis & Elaboration was successful"，说明代码没有基础语法错误。

3. 生成测试激励文件

仿真需要测试激励(Test Bench)，Quartus可以自动生成模板：

1. 确保当前打开的是设计文件（.v文件）
2. 菜单栏选择Processing > Start > Start Test Bench Template Writer
3. 生成的文件默认位于工程目录下的simulation/modelsim文件夹，命名为[模块名]_vt.v

打开生成的测试文件，你会看到大量注释掉的代码。对于简单仿真，可以精简为：

`timescale 1ns/1ns module and_gate_vlg_tst(); reg a, b; wire y; and_gate i1 (.a(a), .b(b), .y(y)); initial begin a = 0; b = 0; #10 a = 1; #10 b = 1; #10 a = 0; #10 $stop; end endmodule

提示：timescale指定时间单位/精度，initial块中的#10表示延迟10个时间单位。通过修改这些值可以控制信号变化节奏。

4. 配置仿真工具链

这是最容易出错的环节，需要特别注意以下配置：

1. 右键工程名选择Settings
2. 左侧导航选择EDA Tool Settings > Simulation
   • Tool name:ModelSim-Altera
   • Format for output netlist:Verilog HDL
3. 切换到NativeLink Settings标签页
   • 勾选Compile test bench
   • 点击Test Benches...按钮

在Test Benches配置界面点击New，填写：

常见问题排查：

• 如果仿真时提示"Error loading design"，检查Top level module是否与测试文件中的module名一致
• 出现"vsim-19"错误通常是路径包含中文或特殊字符
• 确保测试文件中没有语法错误（如漏掉分号）

5. 运行仿真与波形分析

完成所有配置后，点击Tools > Run Simulation Tool > RTL Simulation启动ModelSim。首次运行会自动编译所需库，可能需要几分钟时间。

在Wave窗口观察波形时，可以：

• 右键信号选择Radix切换显示格式（二进制/十六进制等）
• 使用工具栏的放大/缩小按钮调整时间轴
• 拖动黄色光标测量信号延时
• 保存波形配置为.do文件方便下次直接加载

调试技巧：

• 如果波形没有变化，检查测试文件中是否给输入信号赋了不同值
• 信号显示"X"（不定态）通常表示存在驱动冲突
• 使用restart -f命令重新运行仿真而不重新编译

6. 进阶仿真技巧

掌握基础流程后，可以尝试以下提升效率的方法：

自动化脚本： 创建ModelSim的.do文件实现一键仿真：

vlib work vlog ../and_gate.v vlog and_gate_vlg_tst.v vsim and_gate_vlg_tst add wave * run 100ns

信号分组： 在测试文件中使用`ifdef实现条件编译：

`ifdef DEBUG initial begin $dumpfile("wave.vcd"); $dumpvars(0, and_gate_vlg_tst); end `endif

参数化测试： 使用循环生成测试序列：

integer i; initial begin for(i=0; i<4; i=i+1) begin {a,b} = i; #10; end end

7. 工程管理与最佳实践

保持工程整洁对后续维护至关重要：

• 推荐目录结构：

  project_root/ ├── docs/ # 设计文档 ├── rtl/ # Verilog源代码 ├── sim/ # 仿真文件 │ ├── modelsim/ │ └── scripts/ └── quartus/ # 工程文件

• 版本控制建议：

  • 将quartus/目录下的.qpf和.qsf文件纳入版本控制
  • 忽略自动生成的db/和incremental_db/目录
  • 对仿真脚本使用相对路径

性能优化：

• 在Settings中启用Fast Functional Simulation加速简单仿真
• 对于大型设计，考虑使用vsim -voptargs="+acc"命令优化仿真速度
• 定期清理work目录下的临时文件