从PLL到Divider：手把手教你用Synopsys DC/PT搞定一个带异步时钟MUX的完整时钟约束流程
从PLL到分频器：Synopsys DC/PT时钟约束实战指南
在数字芯片设计中，时钟约束的准确性直接影响时序收敛的效率。一个典型的时钟树通常包含PLL、MUX和分频器等组件，如何为这种结构编写正确的SDC约束文件是每位后端工程师的必修课。本文将基于Synopsys工具链，从PLL输出开始，逐步构建完整的时钟约束方案。
1. 理解时钟树的基本结构
假设我们面对的是一个包含以下元素的时钟树模块：
- PLL模块：输出两个异步时钟CLKa（10ns周期）和CLKb（13.333ns周期）
- 分频器：将CLKa分频产生CLKr（控制通路时钟）
- 时钟MUX：在CLKa和CLKb之间进行选择，输出CLKm
- 第二级分频器：对CLKm进行分频产生CLKd
这种结构在现代SoC设计中非常常见，正确处理各时钟域之间的关系至关重要。我们需要特别注意：
- 原始时钟与生成时钟的继承关系
- MUX选择带来的时钟域隔离需求
- 分频器引入的时钟派生规则
2. 基础时钟定义
2.1 PLL输出时钟约束
首先定义PLL输出的两个源时钟：
# 定义CLKa时钟，周期10ns，对应100MHz create_clock -name CLKa -period 10 [get_pins U_PLL/OUT0] # 定义CLKb时钟，周期13.333ns，对应75MHz create_clock -name CLKb -period 13.333 [get_pins U_PLL/OUT1]关键参数说明：
| 参数 | 含义 | 必要性 |
|---|---|---|
| -name | 时钟名称 | 必选 |
| -period | 时钟周期(ns) | 必选 |
| get_pins | 时钟源物理位置 | 必选 |
2.2 直接分频时钟约束
对于直接从CLKa分频得到的CLKr，使用create_generated_clock：
create_generated_clock -name CLKr [get_pins U_DIV_r/OUT] \ -source [get_pins U_PLL/OUT0] \ -divide_by N这里有几个技术细节需要注意：
-master_clock可以省略，因为源时钟唯一-divide_by参数应使用最小分频系数，对应最高频率- 工具会自动计算派生时钟的周期和相位关系
3. 时钟MUX的特殊处理
3.1 MUX输出时钟定义
时钟MUX的输出需要特殊处理，因为它的源时钟可能来自不同时钟域：
# CLKa路径的生成时钟 create_generated_clock -name CLK_m0 [get_pins U_CLKMUX/Z] \ -source [get_pins U_PLL/OUT0] \ -combinational # CLKb路径的生成时钟（注意-add选项） create_generated_clock -name CLK_m1 [get_pins U_CLKMUX/Z] \ -source [get_pins U_PLL/OUT1] \ -combinational -add关键点说明：
-combinational必须指定，否则工具会将选择信号路径视为时钟路径-add选项允许在同一物理引脚上定义多个生成时钟- 虽然
-master_clock可以省略，但显式指定可以提高可读性
3.2 下游分频时钟约束
MUX后的分频器需要更精确的约束：
# CLK_m0路径的分频时钟 create_generated_clock -name CLK_d0 [get_pins U_DIV_d/OUT] \ -source [get_pins U_CLKMUX/Z] \ -divide_by M \ -master_clock CLK_m0 # CLK_m1路径的分频时钟 create_generated_clock -name CLK_d1 [get_pins U_DIV_d/OUT] \ -source [get_pins U_CLKMUX/Z] \ -divide_by M \ -master_clock CLK_m1 -add这里-master_clock必须明确指定，因为MUX输出的时钟不是唯一的。如果不指定，工具默认使用最后定义的源时钟（CLK_m1）。
4. 时钟域关系声明
4.1 物理互斥时钟组
对于通过MUX选择的时钟路径，需要使用set_clock_groups声明它们的互斥关系：
set_clock_groups -physically_exclusive \ -group {CLK_m0 CLK_d0} \ -group {CLK_m1 CLK_d1}这个约束告诉时序分析工具：
- CLK_m0和CLK_m1不会同时存在
- 它们的派生时钟CLK_d0和CLK_d1也不会同时存在
- 不需要检查这些时钟之间的路径时序
4.2 约束验证技巧
在实际项目中，验证时钟约束是否正确非常关键。以下是几个实用技巧：
- 使用
report_clocks检查所有时钟定义 - 通过
report_clock_groups确认时钟域关系 - 用
check_timing验证约束完整性 - 对关键路径使用
report_timing -delay_type min_max检查跨时钟域路径
5. 完整SDC脚本示例
以下是整合后的完整约束脚本：
# 源时钟定义 create_clock -name CLKa -period 10 [get_pins U_PLL/OUT0] create_clock -name CLKb -period 13.333 [get_pins U_PLL/OUT1] # 第一级分频时钟 create_generated_clock -name CLKr [get_pins U_DIV_r/OUT] \ -source [get_pins U_PLL/OUT0] \ -divide_by N # MUX输出时钟 create_generated_clock -name CLK_m0 [get_pins U_CLKMUX/Z] \ -source [get_pins U_PLL/OUT0] \ -combinational create_generated_clock -name CLK_m1 [get_pins U_CLKMUX/Z] \ -source [get_pins U_PLL/OUT1] \ -combinational -add # 第二级分频时钟 create_generated_clock -name CLK_d0 [get_pins U_DIV_d/OUT] \ -source [get_pins U_CLKMUX/Z] \ -divide_by M \ -master_clock CLK_m0 create_generated_clock -name CLK_d1 [get_pins U_DIV_d/OUT] \ -source [get_pins U_CLKMUX/Z] \ -divide_by M \ -master_clock CLK_m1 -add # 时钟域关系 set_clock_groups -physically_exclusive \ -group {CLK_m0 CLK_d0} \ -group {CLK_m1 CLK_d1}6. 常见问题与调试技巧
在实际项目中，时钟约束常会遇到各种问题。以下是几个典型场景：
问题1：时序报告显示意外的时钟间路径检查
解决方法：检查是否遗漏
-combinational或set_clock_groups约束
问题2：生成时钟周期计算不正确
检查点：确认
-source指向正确的上级时钟引脚
问题3：工具警告时钟定义冲突
可能原因：忘记在多个生成时钟定义中使用
-add选项
调试时可以分步进行：
- 先约束主时钟，验证基本定义
- 逐步添加生成时钟约束
- 最后设置时钟域关系
- 使用
report_clock_timing检查时钟网络延迟
7. 进阶应用场景
对于更复杂的时钟结构，可能需要考虑：
- 门控时钟的约束方法
- 动态频率切换场景的处理
- 跨电压域的时钟约束
- 时钟延迟和不确定性设置
例如，对于门控时钟可以这样约束：
create_generated_clock -name CLK_gated [get_pins U_GATE/Q] \ -source [get_pins U_GATE/CLK] \ -divide_by 1 \ -combinational记住，良好的时钟约束应该：
- 完整覆盖所有时钟路径
- 准确反映设计意图
- 避免过度约束导致不必要的时序检查
- 保持脚本的可读性和可维护性