华为“韬(T)定律”的短期、中期与长期!

铺垫知识:等效晶体管密度才是关键，而非线宽。1)线宽缩放(即历史上的几nm)近年仅为等效值，意义减弱。“T缩放“正是新方法优化晶体管密度。2)线宽等效下的7nm/5nm/3nm，实际最小线宽约15-30nm，是摩尔定律风靡时的等效值，有一定营销宣传意义。3)该论文引经据典摩尔定律、丹纳德(Dennard)缩放理论，论证这些问题。并提供晶体管密度提升的数字，与我们提供的铺垫知识呼应。3)既然过去摩尔定律的本质是时间缩放与提高晶体管密度(线宽缩放实现)，那么在诸多瓶颈下，逻辑折叠才是未来明显实现时间缩放的方法，未必再需要盲目追求线宽。4)近年国内半导体诸多架构创新(例如Chiplet、近存计算、存算一体、3D堆叠等)，都源自该思路。
短期机会自然是字面意义的3D制造封测、混合键合、RDL、EDA、标准单元库、散热等。前几个是论文直接提到的技术。后者散热是晶体管密度明显提升后衍生机会。
中期机会是国产诸多协议、体系的生态匹配，投资者可理解为华为链提振。并与台积电SolC、英特尔Foveros、三星X-Cube 适度比较。1)论文通过两大典型案例(单芯片的移动SoC、成百上干芯片的AI系统)，论证效果提升，包括设计(晶体管密度、核心能效、最大时钟频率、时钟Skew等)、制造(混合键合精度、良率等)、整体效率(访问延迟、单模块带宽、fanout 难题等)。2)论文撰写较为优雅，不仅有设计数据支持，还有架构师视角的理论测算，例如逻辑折叠理论、3D折叠理论(复杂度N与N平方问题)、存算耦合还是解耦、垂直互联开销等。最重要的是，国产诸多协议与体系有了较强的理论依据，利于生态匹配，例如 UB(统一总线)、Hi-ONE(高密度光互连节点引擎).3)台积电SolC(3DFabric)属于封装级堆叠(应不涉及逻辑电路重设计)，英特尔Foveros(应不涉及标准单元库重写)，三星X-Cube也属于封装级别堆叠。华为本论文是芯片设计层面折叠，更加底层。
长期机会是“著书立传”级理论创新，利于中长期估值提振。论文从缩放(shrink)的理论开始推导，涉及理论、架构、数学推导、工程瓶颈、系统、案例(过去6家381款芯片)、未来10年展望(晶体管密度会从155提升至未来的400+MTr/mm2，AI硬件集成度2035年将增长100倍以上)。底层创新与协议标准往往值得估值溢价。