从ATE到PLL：手把手教你理解并配置OCC电路，搞定芯片全速测试
从ATE到PLL：深入解析OCC电路在芯片全速测试中的关键作用
当芯片工作频率突破GHz级别时，传统ATE机台的时钟输出能力往往成为测试瓶颈。我曾参与过一个28nm工艺的处理器项目，ATE提供的最高时钟频率仅为200MHz，而芯片实际工作频率达到2.4GHz——这中间的差距就像用自行车仪表盘测量F1赛车的速度。此时，On-Chip Clock（OCC）电路便成为连接低速测试设备与高速芯片的关键桥梁。
1. 为什么需要OCC：从物理缺陷检测的演进说起
在90年代初期，芯片制造主要采用静态故障模型（Stuck-At Model）进行测试，这种模式下：
- 测试频率通常为10-30MHz（DC Scan）
- 仅需检测固定型缺陷（如信号线永久接高/低电平）
- 测试向量通过ATE直接提供时钟信号
但随着工艺节点进入130nm以下时代，动态故障模型开始占据主导地位。我们团队在40nm项目中实测发现，transition缺陷导致的失效占比高达37%。这类缺陷的特点是：
- 仅在高频信号跳变时显现
- 表现为信号传输延迟超标
- 需要at-speed测试（AC Scan）才能捕捉
| 测试类型 | 故障模型 | 时钟来源 | 典型频率 | 缺陷检出率 |
|---|---|---|---|---|
| DC Scan | Stuck-At | ATE直接提供 | 10-30MHz | 约65% |
| AC Scan | Transition | 通过OCC选择PLL | 芯片工作频率 | >90% |
关键提示：当芯片工作频率超过500MHz时，OCC电路已成为必备设计组件，而非可选优化项。
2. OCC核心架构与时钟切换机制
典型的OCC电路包含三个关键子系统：
- 时钟选择逻辑：通过scan_en信号控制的多路复用器
- 时钟门控单元：确保切换时无glitch产生
- 脉冲宽度控制：过滤PLL时钟生成合规的capture脉冲
以下是一个简化的Verilog实现示例：
module occ_core ( input clk_ate, // ATE提供的低速时钟 input clk_pll, // PLL生成的高速时钟 input scan_en, // 测试模式使能 output clk_out // 输出到扫描链的时钟 ); // 时钟选择逻辑 wire clk_select = scan_en ? clk_ate : clk_pll; // 无毛刺时钟切换电路 always @(posedge clk_select or posedge scan_en) begin if (scan_en) clk_out <= clk_ate; else clk_out <= clk_pll & pulse_enable; // 脉冲使能控制 end endmodule实际项目中我们遇到的最棘手问题是时钟切换时的glitch，这会导致：
- 误触发寄存器采样
- 测试结果不稳定
- 严重时损坏芯片
解决方法是在关键路径插入时钟门控检查单元（Clock Gating Check Cell），通过以下步骤验证：
- 在DFT阶段标记所有时钟路径
- 使用形式验证工具检查切换条件
- 插入缓冲器平衡时钟树延迟
3. 手动实现 vs 工具自动插入的抉择
在最近的一个汽车MCU项目中，我们对比了两种OCC实现方式：
方案A：DFT Compiler自动插入
- 优点：开发周期短（约2人日）
- 缺点：面积开销大（多15%的寄存器）
- 适用场景：首次流片验证阶段
方案B：手动定制化设计
- 优点：面积优化好（可节省20%功耗）
- 缺点：需要额外验证工作量（约5人日）
- 适用场景：量产版本成本敏感型设计
具体决策时建议考虑以下因素：
- 项目阶段（Tape-out前/后）
- 面积和功耗预算
- 团队对OCC的理解深度
- 可用的验证资源
4. 与ATPG工具的协同工作流
当使用Synopsys TetraMAX生成测试向量时，需要特别注意OCC相关的配置参数：
set_occ_configuration \ -clock_source PLL \ -capture_cycles 2 \ -pulse_width 0.5ns \ -glitch_threshold 100ps常见问题排查清单：
- 时钟不同步：检查ATE与PLL的相位对齐
- 脉冲丢失：验证OCC使能信号时序
- 测试覆盖率低：调整launch-off-capture设置
- 功耗超标：优化capture模式下的时钟门控
在28nm GPU芯片的测试中，我们通过以下优化将测试覆盖率从82%提升到96%：
- 采用多周期路径分析
- 动态调整capture脉冲数量
- 引入片上监控电路实时校准
5. 进阶技巧：OCC在DFT架构中的创新应用
超越基本的时钟切换功能，现代OCC设计还可以实现：
时钟倍频测试模式
- 通过PLL分频器生成多种频率
- 覆盖更广泛的工艺偏差场景
自适应脉冲宽度
- 根据电压/温度自动调整
- 提升极端条件下的测试可靠性
片上时钟监控
- 集成jitter测量电路
- 实时反馈测试质量数据
在5G基带芯片项目中，我们开发了智能OCC架构，通过嵌入式微控制器动态调整测试参数，使测试时间缩短了40%。关键实现包括：
- 添加配置寄存器堆
- 设计APB接口用于参数配置
- 实现闭环校准算法
这种设计虽然增加了约5%的面积开销，但显著提升了测试效率和生产良率。