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ModelSim仿真中(vsim-3601)无限循环错误的根源与解决方法

news 2026/6/7 21:06:12

1. 问题现象与本质剖析

在FPGA或ASIC设计流程中，使用ModelSim这类仿真工具进行功能验证是家常便饭。但有时候，你会遇到一个让人摸不着头脑的报错，比如(vsim-3601) Iteration limit reached at time 540 ns.。这个错误信息看起来很简单，只是说在540纳秒这个时间点，迭代次数达到了上限。但它的潜台词是：仿真器卡住了，它在一个无限循环里原地打转，直到触发了内置的安全机制（迭代次数限制）才被迫停下，然后向你报告这个错误。

这个错误的根源，通常不在于你的时钟信号没给对，或者复位逻辑有问题，而在于代码中创建了一个“逻辑死循环”。仿真器在每一个仿真时间点（delta cycle）内，都需要计算所有信号的值，直到所有信号都稳定下来，才会推进到下一个时间点。如果你的代码逻辑导致某个信号在同一个仿真时间点内被反复计算和更新，仿真器就会陷入这个时间点无法前进，从而触发迭代限制错误。

输入材料中给出的VHDL例子非常经典：

PROCESS (count) BEGIN count <= not count; END PROCESS;

这个进程的敏感列表是信号count。只要count发生变化，进程就会被激活。进程激活后，执行count <= not count;语句，这又会导致count的值发生变化。由于count在敏感列表中，它的变化会再次立即触发这个进程，于是进程再次执行，再次翻转count……这个过程在同一个仿真时间点（delta cycle）内无限重复，仿真时间永远无法向前推进，从而产生(vsim-3601)错误。

注意：这里有一个关键概念叫“delta cycle”。它不是真实的时间流逝，而是仿真器用于处理并发事件和信号赋值的一个逻辑步骤。在一个仿真时间点（如 540 ns）内，可以包含无数个 delta cycle。仿真器会运行足够多的 delta cycle 直到所有信号都稳定，然后才跳到下一个仿真时间点。无限循环就发生在这个“稳定化”的过程中。

2. 无限循环的常见代码模式与深层原理

上面那个例子是最简单、最直白的无限循环。在实际工程中，无限循环往往以更隐蔽、更复杂的形式出现，但核心原理万变不离其宗：在进程的敏感列表中包含了会被该进程本身驱动的信号。下面我们来拆解几种常见的“踩坑”模式。

2.1 组合逻辑进程中的反馈环路

这是最常见的情况。在描述组合逻辑时，我们通常使用进程，并将所有输入信号放入敏感列表。但如果输出信号不小心也被加入了敏感列表，或者通过中间信号形成了环路，就会出问题。

错误示例1：直接反馈

ARCHITECTURE rtl OF bad_example IS SIGNAL a, b : std_logic; BEGIN -- 进程P1 P1: PROCESS (a) -- 敏感列表包含a BEGIN b <= not a; END PROCESS P1; -- 进程P2 P2: PROCESS (b) -- 敏感列表包含b BEGIN a <= b and ‘1’; END PROCESS P2; END ARCHITECTURE rtl;

这个例子中，进程P1和P2构成了一个环路。假设初始时刻 a=‘0’。仿真开始：

  1. 在初始的 delta cycle，进程P1被激活（因为所有信号都有初始值，可视为变化），计算b <= not ‘0’，即 b 被安排为 ‘1’（信号赋值不是立即生效）。
  2. 进入下一个 delta cycle，b 的新值 ‘1’ 生效。由于进程P2对 b 敏感，它被激活，计算a <= ‘1’ and ‘1’，即 a 被安排为 ‘1’。
  3. 再下一个 delta cycle，a 的新值 ‘1’ 生效。进程P1对 a 敏感，被激活，计算b <= not ‘1’，即 b 被安排为 ‘0’。
  4. 如此循环往复，a 和 b 在 ‘0’ 和 ‘1’ 之间无限翻转，仿真时间无法推进。

错误示例2：自敏感列表进程

PROCESS (counter, clk) -- counter 是输出信号！ BEGIN IF rising_edge(clk) THEN IF load = ‘1’ THEN counter <= data_in; ELSE counter <= counter + 1; -- counter 在进程内被驱动 END IF; END IF; END PROCESS;

这是一个同步计数器的进程。错误在于敏感列表里包含了counter。在时钟上升沿，counter被更新。由于counter在敏感列表中，这个更新会立即再次触发进程。然而，此时clk已经不再是上升沿（因为还在同一个仿真时间点），所以IF rising_edge(clk)条件不成立，进程不会执行counter <= counter + 1。但是，仿真器仍然需要为这个被触发的进程做一次计算。在某些复杂的场景下，或者与其它进程交互时，这种不必要的触发可能导致仿真器行为异常，甚至在某些特定条件下（比如结合counter的初始值或其它信号）形成逻辑上的振荡，最终触发迭代限制错误。正确的做法是，对于同步时序逻辑进程，敏感列表应该只包含时钟和异步复位信号。

2.2 不完整的敏感列表与隐含的锁存器

VHDL中，对于描述组合逻辑的进程，要求敏感列表必须包含所有在该进程中被读取（出现在赋值表达式右边）的信号。如果遗漏了，就会产生隐含的锁存器，这在综合时是个问题，在仿真时也可能导致意想不到的行为，有时会与其它进程耦合形成振荡。

错误示例：

PROCESS (sel) -- 错误！遗漏了输入信号 a 和 b BEGIN CASE sel IS WHEN “00” => output <= a; WHEN “01” => output <= b; WHEN OTHERS => output <= ‘0’; END CASE; END PROCESS;

当sel不变，而a或b变化时，这个进程不会被触发，output保持旧值，这就是锁存器行为。如果电路的其他部分依赖于output的即时更新，而这里却延迟了，可能会导致逻辑状态冲突，在多个进程的交互中，有可能在某个仿真时刻形成短暂的、来回驱动的竞争状态，虽然不一定是严格的无限循环，但可能使仿真器在寻找稳定状态时迭代次数激增。

2.3 测试平台（Testbench）中的常见陷阱

测试平台为了产生激励，经常使用进程。这里也是无限循环的重灾区。

错误示例1：产生时钟的进程

clk_gen : PROCESS (clk) -- 危险！用 clk 自身作为敏感信号 BEGIN clk <= not clk after 10 ns; END PROCESS clk_gen;

这个写法看起来直观：clk 一变就取反，延时10ns。但问题在于，after 10 ns是安排一个在未来10ns后的事件。在进程被触发的瞬间（delta cycle 0），它安排了一个在10ns后让clk翻转的事件。10ns后，clk变化，再次触发进程，又安排一个10ns后的翻转事件……这看起来是一个合法的振荡器。但是，在仿真的最初时刻（0 ns），clk需要有一个初始值。如果初始值是 ‘U’ (未初始化) 或 ‘X’ (未知)，not clk的操作可能产生不可预测的结果。更重要的是，一些仿真器在初始化阶段的处理可能因此陷入混乱。最安全、最标准的时钟生成方法是使用一个无限循环进程，且敏感列表为空或用wait语句控制：

clk_gen : PROCESS BEGIN clk <= ‘0’; WAIT FOR 10 ns; clk <= ‘1’; WAIT FOR 10 ns; END PROCESS clk_gen;

错误示例2：同时用信号和变量在多个进程中交互在Testbench中，你可能用一个进程生成原始数据，用另一个进程处理。如果两个进程都同时对同一个信号进行操作，并且敏感逻辑设置不当，极易形成环路。

ARCHITECTURE tb OF test IS SIGNAL trigger, response : std_logic := ‘0’; BEGIN -- 激励进程 stim_proc: PROCESS BEGIN trigger <= ‘1’; WAIT UNTIL response = ‘1’; trigger <= ‘0’; WAIT FOR 100 ns; -- ... 其他测试 WAIT; END PROCESS; -- 待测模型（DUT）或响应进程（这里模拟一个立即响应的错误模型） dut_proc: PROCESS (trigger) BEGIN response <= trigger; -- 假设DUT立即输出响应 END PROCESS dut_proc; END ARCHITECTURE tb;

这个例子中，stim_proc一开始将trigger置 ‘1’，然后等待response变 ‘1’。dut_proc对trigger敏感，一旦trigger变 ‘1’，它立即将response也置为 ‘1’。这看起来没问题。但是，考虑一下仿真器的执行流程：在0 ns时刻，stim_proc进程运行，安排trigger在下一个 delta cycle 变为 ‘1’，然后执行WAIT UNTIL response = ‘1’挂起。在下一个 delta cycle，trigger变为 ‘1’，激活了dut_proc进程。dut_proc进程执行，安排response在下一个 delta cycle 变为 ‘1’。 关键点来了：WAIT UNTIL response = ‘1’这个语句，它是否会在response被安排为 ‘1’ 但尚未生效的那个 delta cycle 就被唤醒？根据VHDL的仿真周期，WAIT UNTIL语句检查条件是在每个仿真时间点的“信号更新”阶段之后。也就是说，必须等到response的值真正从 ‘0’ 变成 ‘1’（即经过一个 delta cycle），条件才为真。所以这里不会死锁。但是，如果你错误地写成了WAIT ON response;（等待response有任何变化），那么当dut_proc安排response变化的事件时，stim_proc就可能被立即唤醒，然后又将trigger置 ‘0’，dut_proc又被触发……在复杂的交互中，这种微妙的时序关系很容易导致仿真器在两个或多个进程间来回触发，形成振荡。

3. 系统性排查与根治方法

当遇到(vsim-3601)错误时，“重新建立工程”就像重启电脑一样，可能因为清理了某些中间状态而暂时解决问题，但并未触及根源。下次仿真可能还会出现。我们必须学会系统性地排查和根治。

3.1 第一步：定位触发时间点和相关信号

ModelSim的错误信息会给出触发时间（at time 540 ns）。这是一个黄金线索。

  1. 打开波形窗口（Wave Window）：将设计中所有顶层信号，特别是你认为可能与循环相关的信号（如计数器、状态机状态、控制信号）添加到波形中。
  2. 重新运行仿真到错误发生前一刻：你可以使用restart命令清空仿真，然后使用run 539 ns命令运行到540 ns之前。
  3. 单步执行：使用run 1 ns或者更精细的run 10 ps命令，让仿真慢慢向前推进，同时密切观察波形窗口中哪些信号在540 ns这个时间点附近开始剧烈地、高频地闪烁（在0和1之间快速变化）。这个（些）闪烁的信号就是构成振荡环路的核心。

3.2 第二步：代码审查与环路分析

找到可疑信号后，回到代码：

  1. 查找驱动源：在代码编辑器中，找到所有给这个振荡信号赋值的地方（<=）。通常不止一处。
  2. 绘制信号流图：在纸上简单画一下。假设信号A振荡，找到驱动A的进程P1。看P1的敏感列表里有什么信号（比如信号B）。然后去找驱动信号B的进程P2。再看P2的敏感列表……如此追溯，你很可能会发现一条路径最终又指回了信号A，这就构成了一个环路。
  3. 检查敏感列表：这是重中之重。对于每一个涉及振荡信号的进程，严格检查其敏感列表：
    • 时序逻辑进程：是否只包含了时钟和异步复位？有没有混入组合逻辑信号或自身的输出？
    • 组合逻辑进程：敏感列表是否完整包含了所有读入信号？有没有多包含了输出信号？

3.3 第三步：修改代码与设计原则

根据分析结果进行修改：

  1. 修正敏感列表：
    • 同步进程：只保留clk和rst。
      PROCESS (clk, rst) -- 正确 BEGIN IF rst = ‘1’ THEN q <= ‘0’; ELSIF rising_edge(clk) THEN q <= d; END IF; END PROCESS;
    • 组合进程：使用(all)关键字（VHDL-2008支持），或者手动确保所有右侧出现的信号都在列表中。
      PROCESS (a, b, sel) -- 正确，所有输入信号 BEGIN CASE sel IS WHEN ‘0’ => output <= a; WHEN ‘1’ => output <= b; END CASE; END PROCESS;
  2. 打破组合环路：如果设计上确实需要反馈（比如异步电路、某些特殊逻辑），但形成了仿真振荡，考虑插入寄存器（D触发器）来打破组合环路。寄存器会在时钟边沿采样，阻止信号在一个仿真时间点内无限传播。
  3. Testbench时钟生成标准化：永远使用带WAIT FOR语句的无敏感列表进程来生成时钟和周期性激励。
  4. 避免在多个进程中驱动同一信号：除非你非常明确你在做“三态总线”或“线与/线或”，并且使用了resolution function。否则，一个信号最好只有一个驱动源。

3.4 第四步：利用仿真工具调试功能

  1. 迭代次数限制：ModelSim有一个默认的迭代次数上限（通常是5000或10000次）。你可以通过命令vsim -i 20000在启动仿真时提高这个限制。但这只是治标，让你能看到振荡更久，从而在波形上更清楚地观察，并不能解决环路本身。
  2. 断言（Assert）语句：在怀疑会振荡的进程里加入断言语句，当信号在短时间内变化次数过多时报告错误并停止仿真，这比迭代限制报错能提供更多上下文信息。
    PROCESS (osc_signal) VARIABLE change_count : INTEGER := 0; BEGIN change_count := change_count + 1; ASSERT change_count < 100 REPORT “Potential infinite loop detected on osc_signal!” SEVERITY ERROR; -- ... 原来的逻辑 ... END PROCESS;
    （注意：这个例子本身可能因为osc_signal振荡而无限执行，需谨慎使用，或结合仿真时间判断）。

4. 高级场景与复杂问题排查

有些无限循环问题并非由简单的代码错误引起，而是与仿真模型、第三方IP核或仿真器本身的交互有关。

4.1 与仿真模型（Simulation Model）相关的问题

当你使用厂商提供的加密IP核或存储器模型时，有时会遇到这个问题。这些模型内部可能包含用于模拟时序或行为的进程，如果与你的测试平台激励存在某种特定的交互，可能会在某个角落条件下形成振荡。

排查思路：

  1. 隔离测试：创建一个最简化的测试平台，只实例化该IP核，提供最简单的时钟和复位，观察是否仍然报错。如果错误消失，说明问题在于你的主设计与该IP的交互；如果错误依旧，则可能是IP模型本身在特定条件下（如非法输入）存在内部问题。
  2. 检查IP核文档：仔细阅读数据手册或用户指南中关于仿真的部分，特别是初始化和输入信号稳定的要求。很多IP要求复位后经过若干个时钟周期才能开始正常操作，或者某些输入信号在特定时刻必须保持稳定。
  3. 联系支持：如果是付费IP或标准单元库模型，将最小复现案例提交给供应商技术支持。

4.2 仿真器设置与版本差异

不同版本的ModelSim（或QuestaSim）在处理某些边缘情况的VHDL代码时，行为可能有细微差别。一个在旧版本上运行良好的设计，在新版本上可能触发迭代限制。

应对策略：

  1. 统一团队环境：项目团队内尽量使用相同版本和配置的仿真工具。
  2. 检查仿真选项：了解vsim命令的-t（时间精度）、-voptargs（优化参数）等选项是否设置得当。过于激进的优化有时会掩盖问题，有时又会引发问题。可以尝试关闭优化（-novopt）进行测试，虽然仿真速度会慢，但更接近于代码的原始描述。
  3. 查看日志文件：仿真器通常会生成详细的日志文件（.log）。在报错信息前后，可能还有关于信号驱动冲突、多个源等警告信息，这些是重要的线索。

4.3 混合语言仿真（VHDL/Verilog混合）

在混合语言仿真中，由于VHDL和Verilog的仿真调度算法（VHDL的delta cycle vs. Verilog的事件队列）存在根本性差异，接口处的信号传递更容易产生竞争和振荡。例如，一个VHDL进程在delta cycle里多次改变一个输出到Verilog模块的信号，而Verilog模块的输入灵敏度可能以不同的方式解读这些变化。

处理建议：

  1. 接口同步化：在VHDL和Verilog的边界，尽量使用时钟同步的寄存器来传递信号，避免在组合逻辑路径上直接交叉驱动。
  2. 使用SystemVerilog的always_comb和always_ff：如果Verilog端是你可控的，使用这些明确区分组合和时序逻辑的语句块，可以减少歧义。
  3. 仔细设置仿真精度和时序：确保两种语言的仿真时间尺度一致。

5. 构建健壮代码的预防性设计习惯

最好的调试就是不需要调试。通过养成良好的编码习惯，可以从源头杜绝大部分无限循环问题。

  1. 敏感列表纪律：

    • 为所有组合逻辑进程编写敏感列表时，默念“所有右边出现的信号”。
    • 为所有时序逻辑进程编写敏感列表时，坚持“只有时钟和复位”。
    • 考虑启用编译器的敏感列表完整性检查选项（如果工具支持）。

  2. 使用VHDL-2008的process(all)：对于组合逻辑，这是最安全的方式，让编译器自动推断敏感列表，彻底避免遗漏。确保你的仿真和综合工具链支持此特性。

  3. 清晰的代码结构：

    • 一个进程只做一件事。避免在一个大进程里混合复杂的组合和时序逻辑。
    • 对信号和变量进行有意义的命名，通过名称就能区分其用途（如_nxt表示组合逻辑的下一个值，_reg表示寄存器输出）。
    • 采用“三段式”状态机等经过验证的编码风格。

  4. 充分的初始化和复位：

    • 确保设计中所有寄存器在复位后都有一个确定的已知状态。
    • 在Testbench中，给所有输入信号在仿真开始阶段赋予确定的初始值，避免 ‘U’ 或 ‘X’ 在逻辑中传播导致不可预测行为。

  5. 在Testbench中加入“看门狗”：在测试平台顶层添加一个超时监视进程。

    watchdog: PROCESS BEGIN WAIT FOR 1 ms; -- 设定一个合理的最大仿真时间 REPORT “Simulation timeout! Possible infinite loop.” SEVERITY FAILURE; WAIT; END PROCESS watchdog;

    这样，如果因为无限循环导致仿真时间停滞，这个看门狗会在真实时间1毫秒后（假设时间单位是1ns）报错并停止仿真，比等待迭代限制报错更直观。

遇到(vsim-3601)错误，从最初的烦躁到最后的解决，本质上是不断加深对VHDL仿真模型和数字电路并发性理解的过程。每一次排查，都是对设计严谨性的一次考验。记住，仿真器比你想象的更“较真”，它严格地执行着语言标准。那些在硬件上由于惯性延迟可能不会显现的纯组合环路，在仿真世界里无处遁形。把这个问题解决干净，你的代码质量和对系统的理解都会上一个台阶。

http://www.jsqmd.com/news/970391/

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