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MPC8245与CF卡True IDE模式接口设计：时序匹配与握手模式实战

news 2026/6/8 13:51:18

1. 项目概述与核心挑战

在嵌入式系统开发中，为处理器扩展可靠、可升级的非易失性存储是一个经典且关键的课题。尤其是在工业控制、通信设备或便携式仪器等场景下，系统往往需要一个既能存放操作系统镜像，又能存储用户数据的介质，同时还要兼顾成本、功耗和物理尺寸。CompactFlash（CF）卡，凭借其标准的IDE接口协议、广泛的产业支持以及出色的可靠性，成为了许多嵌入式工程师的首选。然而，将一块标准的CF卡接入一个像MPC8245这样的高性能PowerPC处理器，远非简单的“连上线”那么简单。这背后涉及到高速处理器总线与相对低速的存储设备之间的“对话”，而这场对话的规则，就是时序。

我手头这个项目，核心目标就是在MPC8245平台上实现一个稳定、高效的CF卡True IDE模式接口。MPC8245的PortX接口（或称外部总线接口）时钟频率可以很高（例如133MHz，周期约7.5ns），而CF卡IDE模式的标准读写周期却可能长达255ns。这个数量级的速度差异是设计中的首要矛盾。如果直接连接，处理器发出的访问脉冲对CF卡来说可能短到无法识别，必然导致读写失败。因此，整个设计的精髓不在于连接哪些线，而在于如何通过逻辑控制，让MPC8245“耐心等待”CF卡完成操作，这就是握手（Handshake）模式的应用。本文将基于一份经典的飞思卡尔应用笔记，结合我个人的硬件调试经验，深入拆解MPC8245与CF卡的接口设计，特别是时序匹配的逻辑实现与硬件要点，希望能为面临类似挑战的同行提供一份接地气的实战参考。

2. 接口信号全解析与连接策略

在动手画原理图之前，我们必须彻底理解CF卡在True IDE模式下的引脚定义，并明确它们与MPC8245 PortX接口的映射关系。这不仅仅是连线的依据，更是后续时序分析和逻辑设计的基础。

2.1 CF卡引脚功能分类与连接决策

CF卡有50个引脚，但在True IDE模式下，我们并不需要关心全部。根据规范和应用笔记，我们可以将这些信号分为几类来处理：

第一类：必须连接的核心信号。这是实现读写功能的骨干。

  • 地址线 A[2:0]: 在IDE模式下，仅使用低3位地址线来选择内部的命令/状态/数据等寄存器。它们需要连接到MPC8245的地址线MA[2:0]。这里有一个细节：CF卡的A[10:3]在IDE模式下必须接地，以确保地址空间正确。
  • 数据线 D[15:0]: 16位双向数据总线。需要连接到MPC8245的高16位数据线MDH[0:15]。这里有一个字节序（Endianness）的坑需要注意：CF卡的D15是最高有效位（MSB），而MPC8245的MDH0是最高有效位。因此，通常建议按顺序直连（即D15-MDH0, D14-MDH1, ... D0-MDH15），并在软件驱动中处理字节序交换，或者在硬件上交叉连接。为了简化硬件设计，直连并在软件中处理是更常见的做法。
  • 片选信号 CS0, CS1: CF卡需要两个片选，通常CS0用于选择“命令/状态/错误”等寄存器组（基地址0x1F0），CS1用于选择“控制/设备地址”等寄存器组（基地址0x3F6）。这是IDE标准规定的。我们需要为这两个片选生成独立的低有效信号。
  • 读写控制信号 IORD（读选通）, IOWR（写选通）: 这是CF卡IDE模式的核心控制信号，低电平有效。它们不能直接由MPC8245的FOE（Flash输出使能）和FWE（Flash写使能）简单替代，因为时序要求不同，必须通过额外的逻辑电路（如CPLD或FPGA）来生成。
  • 复位信号 RESET: 低有效复位，通常连接到系统的HRESET（硬件复位）或PCIRST信号，确保上电或复位时CF卡能回到已知状态。

第二类：需要固定电平的配置信号。这些信号决定了CF卡的工作模式。

  • ATASEL: 接地，选择True IDE模式。
  • REG: 接高电平（VCC），在IDE模式下选择寄存器访问。
  • CSEL: 接地，在单设备配置中通常选择主设备（Master）。
  • WE（写使能）: 在IDE模式下此信号无用，接高电平（VCC）禁用。

第三类：可选的或用于特殊功能的信号。在基础存储应用中可以不连接。

  • CD[1:2]（卡检测）, VS[1:2]（电压检测）: 对于嵌入式板上焊接的CF卡座或芯片，卡检测通常不需要，电压检测如果系统供电稳定也可不接。
  • INPACK（输入应答）, IOIS16（16位指示）: 在固定16位访问的IDE模式下不需要。
  • IORDY（就绪）: 这是一个非常重要的信号！它允许CF卡通过拉低此线来请求处理器等待。但是，CF规范并未强制要求所有卡都支持IORDY。因此，一个健壮的设计不能完全依赖它，必须有自己的超时等待机制。
  • INTRQ（中断请求）: 如果系统需要基于CF卡操作完成中断来驱动（如DMA），则需要连接。通常通过一个反相器连接到MPC8245的某个IRQ输入引脚，因为MPC8245的中断通常是高电平或上升沿有效，而INTRQ是低电平有效。
  • PDIAG（诊断通过）, DASP（设备激活/从设备存在）: 在多设备IDE配置中用于主从设备通信，单设备系统中可以不接或上拉。

第四类：电源与地。VCC（3.3V）和GND必须连接，并注意电源去耦。

2.2 缓冲（Buffering）的必要性与实现

应用笔记中强烈建议在MPC8245和CF卡之间加入缓冲器（如LVT32245），这并非多此一举。主要原因有三点：

  1. 负载能力: CF卡规范允许每个引脚有高达100pF的负载电容。MPC8245的PortX接口可能同时驱动SDRAM、Boot Flash等设备，总负载可能超标，导致信号边沿变缓、时序裕量减少。加入缓冲器可以隔离负载，保证信号质量。
  2. 信号完整性: 缓冲器能提供更干净的驱动，减少振铃和反射，特别是在板卡走线较长或拓扑复杂时。
  3. 方向控制: 对于双向数据总线，缓冲器（如74LVT245）可以方便地实现方向控制。使用MPC8245的FOE（输出使能）信号来控制缓冲器的方向（DIR）是常见做法：当FOE为低（读周期），方向设为B->A（CF卡到MPC8245）；当FOE为高（非读周期），方向设为A->B（MPC8245到CF卡）。

对于单向信号（如地址线A[2:0]、FWE等），可以使用单向缓冲器（如74LVT244）或直接使用245的一半，并将其使能端常接有效电平。

实操心得: 在早期的一次设计中，我曾为了省事和节省成本，去掉了地址线的缓冲，结果在低温环境下偶尔出现地址采样错误，导致读写异常。后来分析是MPC8245驱动能力在低温下略有下降，加上长走线，信号质量到了临界点。加上一片244后问题彻底消失。所以，除非你的系统非常简单、走线极短且经过严格的时序仿真，否则强烈建议加上缓冲。这几十美分的成本能为你省下数天的调试时间。

3. 芯片选择（Chip Select）逻辑设计详解

CF卡需要两个独立的低有效片选CS0和CS1。MPC8245的PortX接口提供了多个片选输出（如RCS0-RCS5），但如何高效地产生这两个信号，是硬件逻辑设计的第一个关键点。应用笔记给出了两种主流方案，各有优劣。

3.1 方案一：直接双片选映射

这是最直观的方法：直接将MPC8245的两个片选输出（例如RCS2和RCS3）分配给CF卡的CS0和CS1。

  • 连接:CS0 <= RCS2;CS1 <= RCS3。
  • 优点:
    • 逻辑简单：几乎不需要额外的组合逻辑，连线直接。
    • 地址空间独立：RCS2和RCS3在处理器地址空间中是完全独立的两个块，软件配置互不影响。
  • 缺点:
    • 缓冲器使能逻辑复杂：因为数据缓冲器需要在RCS2或RCS3有效时使能（即EN = !(RCS2 & RCS3)），这需要额外的与门逻辑。同时，在读写周期判断时，也需要同时监控两个片选信号。
    • 占用片选资源：消耗了两个片选资源，如果系统外设较多，可能造成资源紧张。

对应的VHDL描述逻辑很简单：

-- 缓冲器使能信号生成：当RCS2或RCS3任意一个有效时，使能缓冲器 EN_B <= '0' WHEN (RCS2_B = '0' OR RCS3_B = '0') ELSE '1'; -- 注意：这里应用笔记原文是AND，我认为对于使能逻辑应该是OR，任一选中即需使能缓冲器。 -- 但具体取决于缓冲器OE是低有效使能还是高有效使能。

3.2 方案二：地址译码产生片选

这种方法只使用MPC8245的一个片选（例如RCS2），然后利用最低位地址线（如MA0）来区分是CS0还是CS1。

  • 连接:
    • CS0 <= RCS2 & !MA0（当MA0=0时，选中CS0）
    • CS1 <= RCS2 & MA0（当MA0=1时，选中CS1）
  • 优点:
    • 节省片选资源：只占用一个片选（RCS2）。
    • 缓冲器使能简单：缓冲器的使能可以直接由RCS2控制（EN = !RCS2），因为只要访问CF卡（无论CS0还是CS1），RCS2都有效。
  • 缺点:
    • 需要译码逻辑：需要一个与门（或一个反相器加一个与门）来生成CS0和CS1。
    • 地址空间连续但分块：CS0和CS1对应了RCS2地址空间内的两个子区域，软件上需要将这两个区域映射到IDE标准寄存器地址（0x1F0, 0x3F6等），通常通过地址偏移来实现。

对应的VHDL逻辑如下：

CE0_B <= '0' WHEN (RCS2_B = '0' AND MA0 = '0') ELSE '1'; -- CS0 CE1_B <= '0' WHEN (RCS2_B = '0' AND MA0 = '1') ELSE '1'; -- CS1 -- 缓冲器使能 EN_B <= RCS2_B; -- 假设OE低有效，RCS2_B为低时使能缓冲器

如何选择？如果你的MPC8245片选资源充裕，且希望软件地址映射完全符合IDE标准（两个独立的基地址），方案一更直接。如果你的系统外设很多，片选紧张，或者你希望集中管理CF卡的地址空间，方案二更优。从纯硬件逻辑复杂度看，两者相差无几（方案一需要额外的“或”逻辑控制缓冲器，方案二需要“与”逻辑产生片选）。在我的多数项目中，由于外设较多，我倾向于使用方案二，它更节省资源，且缓冲器控制更简洁。

4. 读写时序分析与关键逻辑实现

这是整个设计的核心与难点。MPC8245的PortX接口速度很快（例如133MHz下时钟周期7.5ns），而CF卡IDE模式的读写周期参数要求很宽松（例如读周期最长达255ns）。我们必须设计一个控制器，来协调两者。

4.1 时序矛盾与握手模式（Handshake Mode）的引入

先看CF卡的关键时序参数（以读周期为例）：

  • tAVIGL(Address Valid to IORD Low):地址建立时间，最小70ns。意味着地址必须在IORD变低前稳定至少70ns。
  • tELIGL(CE Low to IORD Low):片选建立时间，最小5ns。
  • tlGLIGH(IORD Low Width):IORD低脉冲宽度，最小165ns。
  • tlGLQV(IORD Low to Data Valid):数据输出延迟，最大100ns。意味着IORD变低后，最多100ns数据就会出现在总线上。
  • tlGHAX(Address Hold after IORD High):地址保持时间，最小20ns。

假设MPC8245总线频率为133MHz，其标准的Flash访问模式（通过ROMFAL/ROMNAL寄存器设置等待周期）很难灵活地满足这些要求，尤其是tAVIGL（70ns）和tlGLIGH（165ns）。70ns相当于9个多时钟周期，165ns相当于22个周期。如果设置固定的长等待周期，会严重降低总线效率。

因此，必须使用PortX接口的握手模式（Handshake Mode）。在此模式下，MPC8245启动一个访问周期后，会等待一个外部输入的DRDY（Data Ready）信号变低，才结束当前周期。这样，访问周期可以被DRDY信号动态地拉长，直到满足CF卡的时序要求。DRDY信号正是由我们设计的控制逻辑生成的。

4.2 读周期控制逻辑的深度剖析

应用笔记给出了读周期的实现框图。其核心思想是：利用PortX接口的AS（Address Strobe）信号来产生符合tAVIGL要求的IORD信号，并利用一个计时器（或结合IORDY信号）来产生DRDY信号。

步骤分解：

  1. 地址建立（Address Setup）:

    • MPC8245在访问周期开始后，会先输出地址和片选（RCSn）。
    • PortX接口的AS信号可以被编程（通过ASFALL寄存器）在周期开始后的N个时钟后变低。我们将ASFALL设置为一个值，使得AS变低的时间点满足tAVIGL（>=70ns）。例如，在133MHz下，70ns / 7.5ns ≈ 9.3个周期，所以设置ASFALL=10（即10个周期后AS变低）是安全的。
    • AS信号本身脉宽很短，我们需要用一个D触发器将其锁存，产生一个持续的信号ASL，其下降沿与AS同步，但上升沿由RCSn的释放来复位。

  2. 生成IORD信号:

    • IORD信号必须在地址和片选都稳定一段时间后才有效。
    • 逻辑表达式为：IORD_B = !(RCSn_B & ASL_B & FOE_B & DRDY_B)。
    • 解释：当片选有效（RCSn_B=0）、锁存的地址选通有效（ASL_B=0）、处理器处于读周期（FOE_B=0）且数据未就绪（DRDY_B=1，高表示未就绪，注意此信号极性）时，IORD_B才为0（有效）。这个逻辑确保了IORD在满足建立时间后才发出。

  3. 生成DRDY信号（超时等待）:

    • 由于IORDY信号可能不存在，我们必须自己实现一个超时机制。
    • 设计一个计数器（Timer），在访问周期开始（RCSn有效）时启动计数。
    • 如果IORDY信号有效且为低（请求等待），则计数器暂停。
    • 计数器计数到一个预设值（该值对应的总时间应大于CF卡的最大读访问时间，例如255ns）时，将DRDY_B拉低（通知MPC8245数据就绪）。
    • DRDY_B一旦变低，就会导致上面IORD_B的逻辑条件不满足，从而使IORD_B变高（结束读选通）。
    • 逻辑表达式：DRDY_B = '0' WHEN (TIMER >= TIMEOUT_VALUE) ELSE '1';

  4. 数据采样与周期结束:

    • MPC8245在检测到DRDY_B变低后，会在下一个时钟上升沿采样数据总线，并结束当前周期（释放RCSn）。
    • RCSn的释放会复位ASL和计数器，为下一次访问做准备。

对应的VHDL核心代码段解读：

-- 假设信号定义 SIGNAL TIMER : std_logic_vector(4 downto 0); -- 超时计数器 SIGNAL ASL_B : std_logic; -- 锁存后的AS信号（低有效） SIGNAL DELAY_RST_B : std_logic; -- 延迟逻辑复位信号 -- 复位信号：当任一CF片选无效时，复位延迟逻辑 DELAY_RST_B <= RCS2_B AND RCS3_B; -- 假设使用双RCS方案，当两者都无效（高）时，复位有效（低） -- IORD生成逻辑 IORD_B <= '0' WHEN (RCS2_B = '0' AND ASL_B = '0' AND FOE_B = '0' AND DRDY_B = '1') ELSE '1'; -- AS锁存进程：用AS下降沿锁存，用DELAY_RST_B复位 ASLL : PROCESS(SDCLK, AS_B, DELAY_RST_B) BEGIN IF (DELAY_RST_B = '0') THEN ASL_B <= '1'; -- 复位时拉高 ELSIF (AS_B'EVENT AND AS_B = '0') THEN -- 检测AS下降沿 ASL_B <= '0'; -- 锁存为低 END IF; END PROCESS; -- 超时计数器进程 DELAY : PROCESS(SDCLK, IORDY, DELAY_RST_B) BEGIN IF (DELAY_RST_B = '0') THEN TIMER <= (others => '0'); -- 复位计数器 DRDY_B <= '1'; -- 数据未就绪 ELSIF (IORDY = '0') THEN TIMER <= TIMER; -- IORDY请求等待，计数器暂停 ELSIF (SDCLK'EVENT AND SDCLK = '1') THEN TIMER <= TIMER + 1; -- 每个时钟递增 IF (TIMER >= "10000") THEN -- 假设超时值设为16个时钟 DRDY_B <= '0'; -- 超时，数据就绪 END IF; END IF; END PROCESS;

注意事项: 上述代码是概念性示意。实际设计中，DRDY_B的生成逻辑需要仔细设计，确保其在周期内保持有效（低）直到RCSn释放，并且要考虑计数器溢出等情况。IORDY信号的接入提供了硬件流控的可能，能进一步提升效率。

4.3 写周期控制逻辑

写周期的逻辑与读周期高度对称，主要区别在于：

  1. 控制信号: 使用IOWR替代IORD，使用FWE（Flash Write Enable）替代FOE作为判断条件。
  2. 数据时序: 写周期要求数据在IOWR变高前必须保持稳定一段时间（tIWHDX，最小30ns）。由于MPC8245在写周期中，数据会在FWE变低后不久就出现在总线上，并且会保持到周期结束，因此只要IOWR的结束不早于FWE，这个保持时间通常都能满足。我们的逻辑保证了IOWR的宽度由DRDY控制，不会短于FWE。
  3. 逻辑生成:IOWR_B的生成逻辑与IORD_B几乎一致，只是条件变为FWE_B = '0'。
IOWR_B <= '0' WHEN (RCS2_B = '0' AND ASL_B = '0' AND FWE_B = '0' AND DRDY_B = '1') ELSE '1';

读和写的超时计数器（TIMER）和DRDY生成逻辑可以完全共用。

4.4 PortX接口寄存器配置要点

要让上述逻辑正常工作，必须正确配置MPC8245的PortX接口相关寄存器（如ERCR1、ERCR2）。以下是关键配置项：

  • RCSn_CTL: 必须设置为握手模式（Handshake），例如11b。
  • RCSn_DBW: 设置为16位总线宽度（01b），与CF卡匹配。
  • ASFALL: 设置AS信号下降沿的延迟时钟数。根据tAVIGL（70ns）计算。例如133MHz总线，周期7.5ns，70ns需要至少9.3个周期，建议设置为10或11，留出裕量。
  • ASRISE: 设置AS信号上升沿提前的时钟数。由于我们使用了锁存器ASL来保持AS有效宽度，这个参数不那么关键，可以设置为一个中间值，如6。
  • ROMFAL/ROMNAL: 在握手模式下，这些固定等待周期参数通常设置为最大值（11111b），因为实际等待时间由DRDY控制。
  • RCSn_TS_WAIT_TIMER: 设置连续访问之间的间隔周期，防止冲突，通常设置为2个周期。

5. 完整硬件连接图与PCB布局要点

基于以上分析，我们可以绘制出完整的接口原理图。核心部分包括：

  1. MPC8245侧: 引出MA[2:0], MDH[0:15], RCS2（或RCS2/RCS3）, FOE, FWE, AS, SDCLK, HRESET等信号。
  2. 逻辑器件（CPLD/FPGA）: 实现上述所有的组合逻辑和时序逻辑，生成IORD_B,IOWR_B,DRDY_B，以及CS0_B,CS1_B（如果采用译码方案）。
  3. 缓冲器: 位于MPC8245和逻辑器件之间，或者逻辑器件和CF卡之间。通常将缓冲器放在逻辑器件和CF卡之间更好，可以隔离CF卡的容性负载对逻辑器件的影响。数据缓冲器（如74LVT245）的方向由FOE控制。
  4. CF卡连接器: 按照表5完成所有信号的连接，注意未用地址线A[10:3]接地，配置信号ATASEL、REG、CSEL、WE等接固定电平。

PCB布局与布线关键建议：

  • 电源去耦: 在MPC8245、逻辑器件、缓冲器、CF卡座的电源引脚附近，紧贴放置0.1uF和10uF的退耦电容。
  • 信号完整性:
    • 数据总线、地址总线尽量走成组，等长要求可以适当放松，但建议控制在几百mil以内。
    • IORD/IOWR、CS0/CS1等关键控制信号，走线应尽量短，避免靠近高速或开关噪声大的信号线（如时钟）。
    • 在信号线上串联小电阻（22-33欧姆）靠近驱动端，可以有效抑制过冲和振铃，特别是对于较长走线。
  • 接地: 保证完整的地平面，为所有信号提供清晰的返回路径。

6. 软件初始化与驱动流程

硬件就绪后，需要通过软件配置MPC8245的PortX接口并初始化CF卡。

  1. 配置PortX寄存器: 在上文第4.4节已详细说明，主要是设置ERCR1/2等寄存器，启用握手模式，配置时序参数。
  2. CF卡IDE模式初始化: 这是一个标准的IDE设备初始化序列。
    • 软件复位: 向CF卡的设备控制寄存器（通常通过CS1片选访问）写入0x04（设置SRST位），等待至少5us，再写入0x00清除SRST。
    • 等待设备就绪: 循环读取主状态寄存器（通过CS0访问），检查BSY位是否清零，DRDY位是否置位。
    • 设备识别: 向命令寄存器写入0xEC（IDENTIFY DEVICE命令）。然后等待DRQ位（Data Request）置位。随后，从数据寄存器连续读取256个字（512字节）的设备信息数据块。从这个数据块中可以获取设备容量、型号、序列号、是否支持LBA等重要信息。
    • 设置传输模式: 如果需要，可以编写特性寄存器来设置PIO模式等。
  3. 数据读写: 初始化完成后，就可以通过LBA（逻辑块地址）进行扇区读写。基本流程是：向扇区地址寄存器写入LBA，向扇区计数寄存器写入要读写的扇区数，向命令寄存器写入0x20（读扇区）或0x30（写扇区），然后等待DRQ置位，最后通过数据寄存器连续读写512字节的数据（一个扇区）。

调试心得: 在第一次调试时，最可能的问题是读写不稳定或完全失败。建议按以下步骤排查：

  1. 硬件检查: 用示波器或逻辑分析仪抓取IORD/IOWR、CS0/CS1、DRDY等关键信号。首先确认IORD/IOWR的脉冲宽度是否达到165ns以上？DRDY信号是否在IORD/IOWR结束前被拉低？地址和数据总线在读写期间波形是否干净？
  2. 软件检查: 确认PortX寄存器的配置值是否正确写入了。可以通过读取回环验证。确认访问的地址是否与硬件片选逻辑匹配（是双片选还是地址译码？）。
  3. 初始化序列: 确保严格按照IDE初始化序列进行。很多故障是因为设备未就绪就发送命令。仔细检查状态寄存器的每一位。
  4. 超时设置: 如果完全依赖内部计数器超时，而IORDY又不可用，确保超时计数器值设置得足够大（例如对应300-400ns），以兼容速度最慢的CF卡。

7. 常见问题与进阶优化

在实际项目中，可能会遇到一些典型问题：

问题1：读写偶尔出错，特别是在高低温或振动环境下。

  • 排查: 这很可能是信号完整性问题。检查电源纹波是否过大。用示波器测量关键信号线上的过冲和振铃。检查地平面是否完整。
  • 解决: 在驱动端串联匹配电阻。确保电源去耦电容容值和布局符合要求。缩短敏感信号走线。

问题2：系统运行一段时间后，CF卡访问失败，复位后恢复。

  • 排查: 可能是软件状态机跑飞，或者硬件逻辑在极端时序下出现亚稳态。
  • 解决: 在VHDL/Verilog代码中，对跨时钟域的信号（如IORDY来自CF卡，SDCLK是系统总线时钟）采用双寄存器同步处理。在软件驱动中增加更完备的错误处理和超时重试机制。

问题3：如何提升读写性能？

  • 优化: 上述设计使用的是PIO（Programmed I/O）模式，CPU需要参与每一个字的传输。如果MPC8245支持且CF卡也支持，可以尝试实现Ultra DMA模式。这需要实现更复杂的时序状态机来处理DMA握手信号（DMARQ, DMACK）和突发传输，性能会有数量级的提升，但硬件逻辑和软件驱动复杂度也大大增加。对于大多数嵌入式存储应用，PIO模式已足够。

问题4：兼容性问题，某些品牌的CF卡无法识别。

  • 排查: 不同CF卡对复位时序、命令响应时间可能有细微差异。检查初始化序列中的延时是否足够。有些工业级CF卡可能需要更长的复位时间（几十毫秒）。
  • 解决: 在软件初始化中增加更长的延时和重试次数。查阅特定CF卡的数据手册，确认其是否完全兼容CF/IDE标准。

最后，这份设计虽然基于较老的MPC8245处理器，但其核心思想——通过可编程逻辑在高速处理器总线和低速外设之间进行时序匹配和协议转换——至今仍然通用。无论是连接CF卡、IDE硬盘，还是其他慢速并行设备，理解其时序要求并设计相应的握手或等待状态发生器，都是嵌入式硬件工程师必备的技能。希望这篇详细的拆解能帮助你少走弯路，一次成功。

http://www.jsqmd.com/news/974908/

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